計算機アーキテクチャstimai/r02ca/comparch06.pdfhalf adder ai bi c s 半加算器 half...
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ＡＮＤ（論理積）
a b ab
0 0 0
0 1 0
1 0 0
1 1 1
論理関数，論理回路そしてディジタル回路(計算機のハードウェア)
a
b
a・b =ab
ＮＯＴ（論理否定）
a
0 1
1 0
a
OR（論理和）
a b a+b
0 0 0
0 1 1
1 0 1
1 1 1
a
b
a+b a
a
Ex-OR（排他的論理和）：Ｅｘｃｌｕｓｉｖｅ-ＯＲ
a b
0 0 0
0 1 1
1 0 1
1 1 0
a
b
a b
a b
a
bＡＮＤ，ＯＲ，ＮＯＴで実現
加算の原理と論理関数
０
＋ ０
０
０
＋ １
１
１
＋ ０
１
１
＋ １
１ ０
キャリー(carry)
０
＋ ０
０ ０
０
＋ １
０ １
１
＋ ０
０ １
１
＋ １
１ ０
キャリー(carry)
キャリー(carry)
キャリー(carry)
キャリー(carry)
A
＋ B
C S
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
２入力 ２出力半加算器half adder
A
B
C
S
１つのハードウェアとしてまとめる
Aｉ
＋ Bｉ
C S
Ｃi-1 Ai Bi Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Ａｎ Ａｎ－１ ・・Ａｉ・・ Ａ１ Ａ０
Ｂｎ Ｂｎ－１ ・・Ｂｉ・・ Ｂ１ Ｂ０（＋
Ｓ
＋ Ｃｉ-１
Cｉ２ Sｉ
上位への桁上げ
その桁の和
その桁の和(一時的)
下位からの桁上げ
１回目の加算
２回目の加算
Aｉ
＋ Bｉ
C S
Ａｎ Ａｎ－１ ・・Ａｉ・・ Ａ１ Ａ０
Ｂｎ Ｂｎ－１ ・・Ｂｉ・・ Ｂ１ Ｂ０（＋
Ｓ
＋ Ｃｉ-１
Cｉ２ Sｉ
上位への桁上げ
１回目の加算
２回目の加算
半加算器half adder
Ai
Bi
C
S
半加算器half adder
Ｃｉ-１
Cｉ２
Si
C+Ci2
全加算器 full adder
３入力２出力のハードウェア
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
ｎビット初期値？
被加数
加数
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０加算結果
１桁以前(直前)のキャリーを記憶
Ｃ
直列加算
１ビットづつ下位から順番に加算
full adder : 1個下位の桁から
上位の桁へその桁の被加数＆加数
その桁の和
キャリーの流れ
full adder
１ビット（１桁に相当）の加算にｋ時間（数マイクロ秒＝ｋμＳｅｃ）かかるとして，ｎビットの直列加算には，ｎ×ｋμＳｅｃの所要時間が必要
１ビット分の加算が短時間でも，ビット数が増大すれば全体の処理時間も増大する！
ｘ=ビット数（ｎ）
処理時間
直列加算
ｙ＝ｋｘ
ビット数
処理時間
並列加算
ｙ≒ｋ
処理速度の改善
ｙ
ｘ
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
・・・・
・・・・・
・・・・
ＳｉＳｎ－１ ＣｉＣｎ－１ Ｓ０Ｃ０
・・・・
ｎビット
？
被加数
加数
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０
並列加算
ｎビット同時に並列加算
加算結果
ＣCarry
ｒｉｐｐｌｅ ｃａｒｒｙ
×ｎ個
下位の桁から
上位の桁へ
その桁の被加数＆加数
桁の和
full adder
full adder : ｎ個
キャリーの流れ
脈流のように伝播するキャリー （その現象）
各桁の計算は並列に加算可能 直列加算より高速処理可能
問題は，・・・
ｒｉｐｐｌｅ ｃａｒｒｙ 脈流のように伝播するキャリー （その現象）
上位の桁になるほど，下位から伝播するキャリーの到着が遅くなり結果として，上位の加算処理の値が確定するのに時間を要する
ｒipple carryへの対策が並列処理の成否を決定（高速処理を実現）する要因
Ｃi-1 Ai Bi Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
)(111 iiiiiiiiiiiiii BABABACBACBACC
)()()( 1111 iiiiiiiiiiiiiiiii BACBABABABACBACCC
)(11 iiiiiii BACBACC
キャリーを解析して，高速化を図る
論理式の最小化
)()( 1111 iiiiiiiiiiiiiiiii BABABACBACBACBACC
キャリーはその桁で発生するか，下位からのものを上位に伝えるか
この式からも，キャリーが下位から上位の桁へ伝播（あるいは伝達）していることが確認される
iii GBA : generator
iii TBA : transmitter or propagator
上位へのキャリー発生因子
下位から上位へのキャリー伝達因子
この論理式を基に，キャリーの伝達を予見する（ｃａｒｒｙ ｌｏｏｋ－ａｈｅａｄ）特殊ハードウェアを構成
32211221111
211111
))()(())(()(
))(()()(
iiiiiiiiiiiiiiiiiii
iiiiiiiiiiiiiiiii
CBABABABABABABABABA
CBABABABABACBABAC 繰り返し適用…
上位の桁でも伝播するキャリーを予見し並列加算を可能にする
01321321211
32121211211
CTTTTTGTTTGTTGTG
CTTTGTTGTTGTGCTTGTGC
iiiiiiiiiiiiii
iiiiiiiiiiiiiiiiiiii
（２＊ｎ＋１）入力（ｎ＋２）出力 のｃａｒｒｙ ｌｏｏｋ-ａｈｅａｄ用ハードウェア
iii GBA iii TBA
iC
niC
11,, niniii BABA
1niC
*G*T
http://www.chipcenter.com/circuitcellar/may00/ancil-0500/c0500lr-f4.htm
http://klabs.org/richcontent/Tutorial/MiniCourses/architecture_logic_mapld2001/Logic_Section/1_Intro_Logic.PDF
http://www.et.utt.ro/public/Docs/Documentatii%20Hardware/Circuite%20TTL%20-%20Fairchild/DM74LS283.pdf参考HP
Reference: Parallel Adder with Carry Look-ahead
(Fairchild DM74LS283 logic diagram)
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
・・・・
・・・・
ＣCarry
iii GBA iii TBA
1nC
1C
0011 ,,, BABABA iinn
0C
*G*T
1iC2nC
carry look-aheader
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０加算結果
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
carry look-aheader
回路が下位からの桁上げを先見することで，各桁毎で同時にその桁へのキャリーを読み込んで加算が実行可能
（眞の並列加算）
下位からの桁上げが無ければゼロとなる
上位へのキャリー伝達が不要ならば未接続
加算ハードウェアだけでも結構大変なのに，減算のために新規にハードウェアを用意する必要があるのか？
加算ハードウェアで減算も（ついでに）実行できないか？
それは，少しわがままな要望から始まった．．．．
２の補数（two’s complement）の導入
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
最上位ビット（ＭＳＢ）を符号ビット（Ｓｉｇｎ Ｂｉｔ）として扱う
ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ ， ＭＳＢ＝０：正or零(ゼロ),ＭＳＢ＝１：負
最下位ビットＬＳＢ
1100・・・11
0111・・・11
0100・・・11
1010・・・00
0000・・・00
0010・・・00
1000・・・00
1111・・・11
0100・・・11
1111・・・11
1100・・・11
0010・・・00
1000・・・00
1010・・・00
0000・・・00
0111・・・11
n bit n bit
n2
12 n
12 n
情報量
情報量
情報量
ゼロ
ＭＳＢ＝０
ＭＳＢ＝１
正or
零
負
正の数の大小関係は明白！
負の数の大小関係は？
ｎビットのａｌｌ １ を考える １１１１１・・・・・・１１１１
ｎ ｂｉｔ
１１１１１・・・・・・１１１１０００００・・・・・・０００１‘１’
？ ＝Ｘ
ＭＳＢ＝１
（＋０００００・・・・・・００００１
Ｃａｒｒｙ＝１ 明らかにゼロ
ｎ ｂｉｔ
ｎビットのａｌｌ ０
Ｘ＋１＝０ Ｘ＝－１
１１１１１・・・・・・１１１１ －１
＝１
ｎビットのａｌｌ １
0100・・・11
1111・・・11
1100・・・11
0010・・・00
1000・・・00
1010・・・00
0000・・・00
0111・・・11
n bit
12 n
12 n
情報量
情報量
ゼロ
ＭＳＢ＝０
ＭＳＢ＝１
正or
零
負
－１
1111・・・110000・・・01（－1111・・・10
1111・・・100000・・・01（－1111・・・01
1000・・・010000・・・01（－1000・・・00
・
・
・
－１
１
－２
－２
－３
12 n
12 n
12 1 n
0101x
1010x
個々のビットの０と１とを反転させる
ｎビットのＸに対して，Ｘを考えると
Ｘ＋Ｘ＝1111・・・・11 -1
Ｘ＋Ｘ＝－１ －Ｘ＝Ｘ＋１
２の補数の世界において，ある数Ｘの符号反転（ーＸ）は
Ｘの各ビット毎の反転（ Ｘ ）に“１”を加算すると得られる
意味
２の補数（two’s complement）の導入の結果
これまで通り，加算はＯＫ．加えて，減算を加算で表現することが可能
Ｘ＋Ｙ ・・・ ＯＫ
Ｘ－Ｙ＝ Ｘ＋（－Ｙ）＝Ｘ＋Ｙ＋１
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
加算のハードウェア下位からのキャリーはゼロ
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０
加算はこれまで通り！
ＣCarry
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
加算のハードウェア
下位からのキャリーを１とする
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０
これで加算ハードウェアで減算も実行可能！
Ｂn-１ Ｂ0Ｂ１Ｂｉ
ＣCarry
Ａn-１ ・・・・ Ａｉ ・・・ Ａ１ Ａ０
Ｂn-１ ・・・・ Ｂｉ ・・・ Ｂ１ Ｂ０
加算のハードウェア
加算の時０，減算の時１
Ｓn-１ ・・・・ Ｓｉ ・・・ Ｓ１ Ｓ０
これで加算ハードウェアで減算も実行可能！
ＣCarry
組合せ回路(Combinational Circuit)と
順序回路(Sequential Circuit)
組合せ回路：入力情報（入力パターン）に対して出力信号（出力パターン）が一意に決定される論理回路
順路回路：内部状態が存在し，内部状態と入力情報とによって，出力信号が決定される回路（このため，見掛け上，出力パターンは，入力パターンに対して一意には決定されない）
論理回路＝組合せ回路＋順序回路
組合せ回路の具体例
OR
Output: z
NOT
AND
s: Select
D2 D1
enable
z = s D1 + s D2
z = (s D1 + s D2)enable
s D1 D2 z0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1
組合せ回路の構成は，比較的容易！
問題は順序回路を如何に構成するかより詳しくは「論理回路」の授業を受講してください！！（ここではその入門）
フリップフロップ：フィードバックの存在
S R Q(t) notQ(t) Q(t+1) notQ(t+1)0 0 0 1 0 10 0 1 0 1 01 0 - - 1 00 1 - - 0 11 1 - - Unstable* Unstable*1 1 - - Unstable* Unstable*
保存（メモリ）
セット
リセット
禁止入力
S
R
Q1
0
0
1 Q
1
0
フリップフロップ回路(flip-flop circuit)
「フリップフロップ回路」とは：
「high」と「low」の２つの安定状態を持つ論理回路（電子回路）．２つの状態を「0」と「1」に対応させることで，1ビットの情報を保持可能（メモリ）．
印加する信号によって２つの状態が交互に変化するように構成されているのが特徴．
大規模な電子回路を構成するための基本的な素子．SRAMや、マイクロプロセッサ内部のフラグやレジスタ等の記憶回路に使用．
順序回路の具体例（その１）
マスタスレーブ型JKフリップフロップ
J
K
クロック
リセット
Q
Q
順序回路の具体例（その２）
エッジトリガー型JKフリップフロップ
Q
Kクロック
J
リセット
Q