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高品質の波形を簡単、効率的かつ柔軟に生成するDDSデバイス著者：Brendan Cronin

要約ダイレクト・デジタル・シンセシス（DDS）技術は、医療、工業、計測、通信、防衛などさまざまな分野の広範なアプリケーションにおいて高品質の波形の生成および変更に用いられています。この記事では、この技術の概要を示し、そのメリットと制約を説明し、アプリケーションのいくつかの例とこの技術をすぐに利用できるようにする新製品をご紹介します。

はじめに多くの業界で共通して求められる重要な条件に、さまざまな周波数とタイプの波形の正確な生成、簡単な操作、短時間の変更があげられます。スプリアスフリーの優れた動的性能を持つ低位相ノイズのアジャイル周波数源を必要とする広帯域トランシーバの場合であれ、安定した周波数励振を必要とする産業用計測制御システムの場合であれ、位相連続性を維持しながら、調整可能な波形を短時間に、簡単かつ経済的に生成することができる能力は重要な設計基準になります。ダイレクト・デジタル周波数合成はこれを実現することができます。

周波数合成とはスペクトル輻輳が増大する一方、消費電力が少なく品質の高い計測機器に対する要求が高まるなか、新しい周波数範囲を使用しながら、既存の周波数範囲を効率的に利用することが求められています。その結果、周波数生成をさらに適切に制御することが必要となっていますが、多くの場合これは周波数シンセサイザによって行われます。これらのデバイスは、任意の周波数fCを使用して関連する必要な周波数 fOUT（と位相）で波形を生成します。一般的には、次のような単純な関係式になります。

fOUT = εx × fCここで、スケーリング係数εxは、時に正規化周波数と呼ばれます。

この式は、必ず実数の段階的な近似化のアルゴリズムを使用して実装されます。スケーリング係数が有理数で2つの互いに素である整数の比であるとき、出力周波数と基準周波数の比は調和関係になります。しかし多くの場合、εxは非常に広い範囲の実数に属しており、値が許容範囲に入るとすぐに近似化は打ち止めされます。

ダイレクト・デジタル周波数合成 周波数シンセサイザのこのような実用化の1例が、ダイレクト・デジタル周波数合成（DDFS）です。一般的に、短縮してダイレクト・デジタル・シンセシス（DDS）といいます。この技術は、デジタル・データ処理によって、固定周波数リファレンス（つまりクロック源 fC）に関連させて周波数または位相を同調する出力を生成します。DDSアーキテクチャでは、プログラマブルなバイナリ同調ワードで設定するスケーリング係数によって、基準周波数つまりシステム・クロック周波数を分周します。

簡単に言えば、ダイレクト・デジタル周波数シンセサイザは、一連のクロック・パルスをアナログ波形（一般的にはサイン波、三角波、または矩形波）に変換します。図1に示すように、その基本的な構成要素には、位相アキュムレータ（出力波形の位相角に対応する数値を生成するもの）、位相デジタル・コンバータ（特定の位相角で生じる出力振幅の瞬間的なデジタル比を生成するもの）、D/Aコンバータ（DAC：デジタル値を サンプリングされたアナログ・データ・ポイントに変換するもの）があります。

PHASEREGISTER

PHASE-TO-DIGITAL

CONVERTERDAC

SYSTEMCLOCK

fOUT

PHASE ACCUMULATOR

24 TO 48BITS

14 TO 16BITS

N

N-BIT CARRYTUNING WORDM

図1.　DDSシステムの機能ブロック図

サイン波出力の場合、この位相／デジタル・コンバータは一般的にサイン･ルックアップ･テーブルです（図2）。位相アキュムレータは、Nずつカウントし、次式に基づいて fCに関連する周波数を生成します。

fOUT = fCN2M

ここでMは、同調ワードの分解能です（24～ 48ビット）。

Nは、位相アキュムレータの出力ワードの最小の漸進的位相変化に対応する fCのパルス数です。

REFERENCECLOCK

DACPHASEACCUMULATOR

AMPLITUDE/SINECONV. ALGORITHM

DDS CIRCUITRY

TUNING WORD SPECIFIESOUTPUT FREQUENCY AS AFRACTION OF REFERENCECLOCK FREQUENCY

IN DIGITAL DOMAIN

M

sin(x)/x

図2.　DACを使った代表的なDDSアーキテクチャと信号経路

Nが変化すると、出力の位相と周波数が即時に変化するため、システムは本質的に位相連続になります。これは、多くのアプリケーションにおいて重要な特性です。フェーズ・ロックド・ループ（PLL）などのアナログ型システムとは異なり、ループ・セトリング時間は必要ありません。

DACは一般に、DDSコア（位相アキュムレータと位相／振幅コンバータ）と使用するように特に設計された高性能回路です。多くの場合、このようにして得られるデバイス（通常はシングル・チップ）を一般的にコンプリートDDSまたはC-DDSと呼びます。

さまざまな周波数／位相変調方式に対応できるように、実用的なDDSデバイスは通常複数のレジスタを集積しています。位相レジスタが内蔵されている場合、その内容は位相アキュムレータの後で加算されます。これによって、位相同調ワードに合わせて出力サイン波の位相遅延ができます。この機能は、通信システムの位相変調アプリケーションにとても便利です。位相同調ワードのビット数、したがって遅延の分解能は、加算器回路の分解能によって決まります。

DDSエンジンとDACを1つのデバイスに集積することには、利点も欠点もあります。しかし、集積されているかどうかにかかわらず、きわめて高純度の高品質なアナログ信号を生成するにはDACが必要です。DACはデジタル・サイン波出力をアナログ・サイン波に変換しますが、シングルエンドでもよいし差動にすることができます。重要な条件をいくつかあげると、低位相ノイズ、広帯域（WB-）と狭帯域（NB-）の優れたスプリアスフリー・ダイナミック・レンジ（SFDR）、低消費電力です。外付け部品のDACの場合、信号処理に十分な速度を必要とするため、パラレル・ポートを備えたものを使用します。

www.analog.com/jp/analogdialogue

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DDSとその他のソリューションの比較周波数を生成するその他の方法としては、アナログのフェーズ・ロックド・ループ（PLL）、クロック発生器、そしてFPGAを使用してDACの出力をダイナミックに設定する方法などがあります。これらの技術を簡単に比較するには、スペクトル性能と消費電力を調べます。これを定性的に示したのが表1です。

表1.　DDSとこれに代わる技術のハイレベル比較

消費電力 スペクトル純度 備考DDS 低 中 同調が簡単ディスクリートDAC + FPGA

中 中～高 同調可能

アナログPLL 中 高 同調は困難

フェーズ・ロックド・ループは、位相比較器、デバイダ、電圧制御発振器（VCO）で構成される帰還ループです。位相比較器は、基準周波数と出力周波数（通常は係数Nによって分周）を比較します。位相比較器が生成した誤差電圧はVCOに印加され、出力周波数が生成されます。ループがセトリングすると、出力のリファレンスに対する周波数や位相の関係が正確なものになります。PLLは、特定の対象帯域で高い忠実度と安定した信号を必要とする低位相ノイズ、高スプリアスフリー・ダイナミック・レンジ（SFDR）のアプリケーションに優れたデバイスであると長い間考えられてきました。

しかし、PLLは周波数出力と波形を正確かつ短時間に同調させることができず、応答も遅いため、アジャイルな周波数ホッピング、あるいは一部の周波数／位相シフト・キーイング・アプリケーションには向いていません。

その他の方式、たとえば、DDSエンジンを内蔵したフィールド・プログラマブル・ゲート・アレイ（FPGA）を市販のDACと組み合わせて出力サイン波を合成する方法では、PLLの周波数ホッピング問題は解決しますが、ほかの弱点があります。システム上の主な欠点としては、動作やインターフェースのために必要な電力が高いこと、高コスト、サイズが大きくなることに加えて、システム開発ではソフトウェア／ハードウェア／メモリのオーバーヘッドが増えることがあげられます。たとえば、最新のFPGAでDDSエンジン・オプションを使用する場合、60dBのダイナミック・レンジを持つ10MHzの出力信号を生成するには、最大72kBのメモリが要求されます。さらに設計者には、微妙なトレードオフやDDSコアのアーキテクチャに精通し、簡単に扱えることが求められます。

実際には（表2を参照）、CMOS処理の急速な進歩に最新のデジタル設計技術と改善されたDACトポロジーを組み合わ

せることによって、これまで広範なアプリケーションでは実現できなかった消費電力、スペクトル性能、コストを可能にするDDS技術が生まれました。コンプリートDDS製品は、ハイエンドのDAC技術とFPGAのユーザー仕様の組み合わせによって実現できる最高の性能と設計の柔軟性にはかないません。しかし、DDSデバイスの単純さとサイズ、電力、コスト面のメリットを考慮すれば、多くのアプリケーションでDDSデバイスが第一候補になると考えられます。

また、DDSデバイスは基本的に出力波形をデジタル方式で生成する仕組みを採用しているため、一部のソリューションのアーキテクチャを簡素化したり、波形をデジタル設定することもできます。一般にDDSの機能と動作を説明するにはサイン波が使用されていますが、最新のDDS ICの場合、三角波や矩形波（クロック）の出力も簡単です。前者の場合はルックアップ・テーブル、後者の場合はDACが不要であり、簡単で正確なコンパレータを集積するだけです。

DDSの性能と制約 イメージとエンベロープ：Sin(x)/xロールオフDACの実際の出力は、連続的なサイン波ではなく、サイン波の時間エンベロープを持つ一連のパルスです。対応する周波数スペクトルは一組のイメージとエイリアスになります。イメージは、sin(x)/xエンベロープに沿って存在します（図3の|振幅|プロットを参照）。フィルタは、対象帯域外の周波数を抑制するために必要ですが、通過帯域内に現れる高次のエイリアス（DACの非直線性などが原因）を抑制することはできません。

ナイキストの基準によれば、必要な出力波形を再構成するために1サイクルにつき最低2つのサンプルを使用します。イメージ応答は、サンプリングされた出力スペクトル内のK fCLOCK± fOUTの位置に発生します。この例では、fCLOCK= 25MHzおよび fOUT=5MHzであり、最初と2番目のイメージは fCLOCK± fOUT（つまり、20MHzと30MHz）で発生します（図3を参照）。3番目と4番目のイメージは45MHzと55MHzで現れます。なお、s in(x) /xのゼロは、サンプリング周波数の倍数で現れます。fOUTがナイキスト帯域幅（1/2 fCLOCK）を上回る場合、最初のイメージ応答は、折り返しイメージとしてナイキスト帯域幅の中に現れます（たとえば、15MHzの信号はエイリアスにより10MHzになります）。従来型のナイキスト周波数のアンチエイリアス・フィルタでは、折り返しイメージを出力から除去することはできません。

表2.　ベンチマーク解析の要約：周波数生成技術（<50MHz）

フェーズ・ロックド・ループ DAC + FPGA DDSスペクトル性能 高 中～高 中システム電源条件 高 高 低デジタル周波数同調 なし あり あり同調応答時間 高 低 低ソリューション・サイズ／フットプリント 中 高 低波形柔軟性 低 中 高コスト 中 高 低設計再利用 中 低 高実装の複雑さ 中 高 低

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周波数を分割すると、より長い周期に対して同じ量のジッタが発生する為、その結果信号上のジッタの割合が小さくなるためです。

ノイズ（位相ノイズを含む）サンプル対象のシステムのノイズは、基本波信号の位相ノイズとして現れる基準クロック・ジッタを始め、数多くの要因に依存します。DDSシステムでは、位相レジスタ出力の切り捨てによって、コードに依存するシステム誤差が生じることがあります。2進化ワードにすれば、切り捨て誤差が生じません。非2進化ワードの場合は、切り捨て誤差による位相ノイズによりスペクトル内にスプリアスが生じます。スプリアスの周波数／大きさは、コード・ワードに依存します。DACの量子化誤差と直線性誤差も、システム内の高調波ノイズを増大させます。時間領域誤差（アンダーシュート／オーバーシュートやコード・グリッチなど）は、いずれも出力信号に歪みをもたらします。

アプリケーションDDSアプリケーションは、主に以下の2つのカテゴリーに分けられます。

• データのエンコーディングおよび変調アプリケーション用にアジャイルな周波数源を必要とする通信およびレーダー・システム

• プログラマブルな同調、掃引、励起による一般的な周波数合成機能を必要とする計測、工業、光学用のアプリケーション

いずれの場合も、リモート機器やバッテリ駆動機器向けの低電力動作とサイズの条件に加えて、高いスペクトル純度（低い位相ノイズと高いスプリアスフリー・ダイナミック・レンジ）が求められる傾向にあります。

変調／データ・エンコーディングおよび同期分野でのDDSもっぱらレーダーや軍用アプリケーションで使われてきた歴史を持つDDS製品ですが、そのいくつかの特性の進歩（性能、コスト、サイズの改善）によって、変調やデータ・エンコーディングのアプリケーションでもDDS技術が広く使われるようになりました。以下では、2つのデータ・エンコーディング方式と、DDSシステムによる実装について説明します。

バイナリ周波数シフト・キーイング（BFSKまたは単にFSK）は、最も簡単なデータ・エンコーディング形式の1つです。データを送信するとき、連続的な搬送波の周波数を2つの離散的な周波数の一方（バイナリ1、つまりマーク）と他方（バイナリ0、つまりスペース）の間でシフトさせます。図4は、データと送信される信号の関係です。

MARK SPACE

TIME

TIME

f0 f1

SIGNAL

AMPL

ITUDE

DATA

1

0

図4.　バイナリFSK変調

バイナリ1とバイナリ0は、それぞれ2つの異なる周波数 f0

と f1として表されます。このエンコーディング方式は、DDSデバイスで簡単に実装することができます。出力周波数を 表すDDS周波数同調ワードを変更して、1と0の送信に よって f0と f1が生成されるようにします。アナログ・デバイセズのコンプリートDDS製品ファミリーの少なくとも 2つの製品（AD9834とAD9838。付録も参照）では、ICに内蔵されている周波数レジスタに現在の2つのFSK周 波数同調ワードを設定することができます。出力周波数を

0dB

–10dB

–20dB

–30dB

sin(x)/x ENVELOPESI

GN

AL

AM

PLIT

UD

E

NYQUIST BANDWITH

50 705 12.5 30 45 550 MHz2520 75

fOUTFUNDAMENTAL

NYQUISTLIMIT

fCLOCK

fCLOCK – fOUTFIRST IMAGE

2fCLOCK – fOUTTHIRD IMAGE

3fCLOCK – fOUTFIFTH IMAGE

2fCLOCK + fOUTFOURTH IMAGE

fCLOCK + fOUTSECOND IMAGE

2fCLOCK

3fCLOCK

図3.　DDSでのSin(x)/xロールオフ

一般的なDDSアプリケーションでは、出力スペクトル内のイメージ応答の影響を抑制するためにローパス・フィルタを利用します。ローパス・フィルタのカットオフ条件を適切に保ち、簡単なフィルタ設計にするには、目安として、経済的なローパス出力フィルタを使用して fOUT帯域幅を fCLOCK周波数のおよそ40%に制限するとよいでしょう。

基本波に対する任意のイメージの振幅は、式 s in(x) /xを用いて計算できます。この関数は周波数とともにロールオフするため、基本波出力の振幅は同調された周波数とは逆に減少します。DDSシステムでは、この減少はDCからナイキスト帯域幅までの全域で－3.92dBになります。

最初のイメージの振幅は相当に大きく、基本波の3dB以内です。DDSアプリケーションのフィルタ処理条件を簡素化するには、周波数プランを作成し、必要な fOUTおよび fCLOCK周波数におけるsin(x)/x振幅応答とイメージのスペクトル上の注意点を解析することが大切です。アナログ・デバイセズのDDS製品ファミリーに対応するオンラインのインタラクティブ設計ツールを使用すれば、イメージの位置を迅速かつ簡単にシミュレーションし、イメージが対象帯域の外側になる周波数を選択することができます。その他の役に立つ情報については、「詳細な情報と便利なリンク」を参照してください。

出力スペクトルにおけるその他の異常（DACの積分／微分直線性誤差、DACに関連するグリッチ・エネルギー、クロックのフィードスルー・ノイズなど）は、s in(x) /xのロールオフ応答に従いません。これらの異常は、高調波やスプリアス・エネルギーとして出力スペクトル内の多くの場所に現れますが、通常、その振幅はイメージ応答に比べてごくわずかです。DDSデバイスの全体のノイズ・フロアは、サブストレートノイズ、熱雑音、グラウンド結合、その他の信号結合を生じさせるものを累積的に総合したものによって決まります。DDSデバイスのノイズ・フロア、スプリアス性能、ジッタは、基板のレイアウト、電源の品質、さらにこれが最も重要ですが、入力基準クロックの特性に大きな影響を受けます。

ジッタ理想的なクロック源は、エッジの発生するタイミングがまったく狂うことがないものでしょう。もちろん、そんなものはありえません。最良の発振器であっても、理想的でない部品で構成されるので、ノイズやその他の不完全性が伴います。高品質で低位相ノイズの水晶発振器のジッタは何百万個ものクロック・エッジを累積しても、ピコ秒レベルです。ジッタは、熱によるノイズ、発振器電子回路の不安定性、さらには電源、グラウンド、出力の接続からの外部干渉といった発振器のタイミングを狂わせるものが原因になって発生します。その上、発振器は外部の磁界や電界から干渉を受け、近くにあるトランスミッタからのRF干渉にも影響されます。発振器回路内のシンプルなアンプ、インバータ、バッファも信号のジッタを大きくします。

したがって、低いジッタと鋭いエッジを持つ安定した基準クロック発振器を選択することが重要です。高周波の基準クロックを使用すればオーバーサンプリングを大きくでき、周波数分割によってジッタをいくぶん改善することができます。信号の

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シフトするには、専用ピン（FSELECT）によって適切な同調ワードを含むレジスタを選択します（図5を参照）。

DATA

TUNINGWORD 1

TUNINGWORD 2

DAC FSK

CLOCK

DDS

MU

X

10

図5.　DDS（AD9834またはAD9838）の同調ワード・セレクタを使用したFSKエンコーディング

位相シフト・キーイング（PSK）は、データ・エンコーディングのもう1つの簡単な形式です。PSKでは、搬送波の周波数は一定であり、送信される信号の位相が変化して情報を伝達します。いくつかの方式を使用してPSKを実現することができます。最も簡単な方法は一般にバイナリPSK（あるいはBPSK）と呼ばれ、0°（ロジック1）と180°（ロジック0）の2つの信号位相だけを使用します。各ビットの状態は、先行するビットの状態によって決定されます。搬送波の位相が変化しない場合は、信号の状態は同じままです（ローまたはハイ）。搬送波の位相が180°変化した場合（つまり、位相が反転した場合）、信号状態が変化します（ローからハイまたはハイからロー）。大部分のデバイスには位相値を格納できる独立した入力レジスタ（位相レジスタ）があるため、PSKエンコーディングはDDS製品で簡単に実装することができます。この値は、搬送波の周波数を変更することなく、搬送波の位相に直接加算されます。このレジスタの内容を変更すると、搬送波の位相が変調され、PSK出力が生成されます。高速変調を必要とするアプリケーションの場合、位相レジスタが1組あるAD9834とAD9838を使用すれば、PSELECTピンの信号で予め値が格納されている位相レジスタを切り替えて、必要に応じて搬送波を変調することができます。

もっと複雑な形式のPSKでは、4種類または8種類の位相を使用します。これによって、それぞれの位相変化でBPSK変調より高速レートでバイナリ・データを送信することができます。4相変調（直交PSK）では、可能な位相角は0°、＋90°、－90°、＋180°です。各位相シフトは、2つの信号エレメントを表現できます。AD9830、AD9831、AD9832、AD9835には4個の位相レジスタがあり、これを使用すれば、さまざまな位相オフセットで連続的にレジスタを更新することによって、複雑な位相変調方式を実装することができます。

同期モードで複数のDDS部品を使用するI/Q機能多くのアプリケーションでは、既知の位相関係を持つ複数のサイン波信号または矩形波信号を生成する必要があります。よく使われている方法は同相および直交変調（I/Q）です。これは、0°と90°の位相角で搬送波の周波数から信号の情報を取得します。2つのシングルDDS部品を同じソース・クロックで動作させて、位相関係を直接制御し、操作できる信号を出力させることができます。図6では、1個の基準クロックを使用して2つのAD9838デバイスを設定しています。2つのデバイスの更新には、同じRESETピンを使用します。このようにして、簡単な I/Q変調を実現することができます。

パワーアップの後、DDSにデータを転送する前にリセットを行う必要があります。これによってDDS出力は既知の位相に設定され、この共通のリファレンス角度によって複数のDDSデバイスを同期することができます。新しいデータが複数のDDSデバイスに同時に送信されると、コヒーレントな位相関係を維持することができます。つまり、複数のDDSデバイス間の相対的な位相オフセットを位相オフセット・レジスタによって予

想通りにシフトすることができるのです。AD983xシリーズのDDS製品は、12ビットの位相分解能を持ち、0.1°の実効分解能を提供します。

MCLK

PHASE SHIFT

RESET

AD9834

AD9834

図6.　2個のDDS部品の同期

複数のDDSデバイスの同期に関する詳細は、アプリケーション・ノートAN-605『複数のAD9852 DDSベースのシンセサイザを同期させる』を参照してください。

ネットワーク解析アナログ測定や光通信システムなど、電子社会の多くのアプリケーションには、ネットワークからのデータの収集とデコーディングが伴います。通常、システム解析の条件は、既知の振幅と位相の周波数で回路またはシステムを動作させ、システムを通過する応答信号の信号特性を解析することになります。

応答信号に関して集められた情報を使用して、主要なシステム情報を調べます。テスト対象となるネットワークの範囲（図7を参照）は、ケーブル・インテグリティ・テスト、バイオメディカル・センシング、流速計測システムなどきわめて広く設定することができます。基本的な条件が周波数ベースの信号を生成して応答信号の位相と振幅を元の信号と比較することである限り、あるいはシステム全体に一連の周波数を励起する必要がある場合、または I/Q機能を備えたシステムのようにさまざまな位相関係を持つテスト信号が要求される場合でも、ダイレクト・デジタル・シンセシス ICを使用すれば、ソフトウェアを通じて刺激の周波数と位相を簡単かつスムーズにデジタル制御することができます。

ADCMCU GAIN

DDS GAIN RESPONSENETWORK

図7.　周波数刺激を使用する代表的なネットワーク解析アーキテクチャ

ケーブルの整合性／損失の測定ケーブルの整合性の測定は、航空機配線、ローカル・エリア・ネットワーク（LAN）、電話回線などのアプリケーションでケーブルを破壊せずに解析するための方法です。性能を判定する1つの方法は、ケーブル上で失われる信号の量を調べることです。既知の周波数と振幅の信号を注入し、ケーブルの遠く離れた部分で振幅と位相を測定することによってケーブルの減衰量を計算できます。DC抵抗や特性インピーダンスなどのパラメータによって、特定のケーブルの減衰量が異なります。結果は一般に、テスト周波数全域にわたって信号源（0dB）を下回るデシベル数で表されます。対象となる周波数は、ケーブルのタイプによります。広範な周波数を生成することができるDDSデバイスは、必要な周波数分解能を持つ刺激として使用することができます。

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評価用キットAD983xシリーズの製品には、回路図やレイアウトを備えたフル能の評価用キットが付属しています。評価用キットで提供するソフトウェアを使用すれば、デバイスのプログラム、設定、テストを簡単に行うことができます（図9を参照）。

図9.　AD9838評価用ソフトウェアのインターフェース

その他の便利なDDS情報については、DDSのウェブサイトをご覧ください。

関連項目：

Murphy, Eva and Colm Slatter y. “All About Direct Digital Synthesis.” Ask The Applications Engineer̶33. Analog Dialogue.Volume 38, No. 3, (2004): 8–12.

A Technical Tutorial on Digital Signal Synthesis. 1999. Analog Devices, Inc.

付録AD9838の概要：図10は、AD9838 DDSのブロック図です。微細なCMOSプロセスをベースにした、超低消費電力（11mW）のコンプリートDDSです。28ビットの周波数レジスタによって、16MHzのクロックで0.06Hzの周波数分解能、5MHzのクロックで0.02Hzの周波数分解能が可能です。位相と周波数の変調は、ソフトウェアまたはピン選択を使って内蔵レジスタから設定します。このデバイスは、－68dBcのワイドバンドSFDRと－97dBcのナローバンドSFDRを提供し、－40～＋125℃の拡張温度範囲で動作します。パッケージは、4mm×4mmの小型20ピンLFCSP（リードフレーム・チップ・スケール・パッケージ）です。

流量計関連する応用分野は、パイプラインにおける水、その他の液体、およびガスのフロー解析です。その一例は、図8に示すように、位相シフトの原理で動作する超音波流量測定です。基本的に、液体が流れているチャンネルの一方から信号を送信し、その反対側に流速に依存する位相応答を測定するトランスデューサ・センサーを置きます。この技術には多くのバリエーションがあります。テスト周波数は、測定対象の物質によります。一般に、一定範囲のさまざまな周波数で出力信号を送信します。柔軟性のあるDDSを使用すれば、周波数の設定と変更をシームレスに行うことができます。

LIQUID FLOW

ULTRASOUND SIGNAL (DDS)

RECEIVED SIGNAL

ULTRASOUND SIGNAL

RECEIVED SIGNAL

PHASE SHIFT PROPORTIONAL TO LIQUID VELOCITY

図8.　超音波流量計

著者Brendan Cronin [brendan.cronin@analog.com]は、アナログ・デバイセズのコア・プロダクツ＆テクノロジー（CPT）グループに属するプロダクト・マーケティング・エンジニアです。1998年にアナログ・デバイセズに入社し、6年間インダストリアル＆オートモーティブ製品グループのミックスド・シグナル設計技術者でした。現在は、リニアおよび関連の技術に専念しています。

詳細な情報と便利なリンクインタラクティブ設計ツールこれは、DDS向けのオンラインのインタラクティブ設計ツールです。基準クロックと必要な出力周波数や位相がわかれば、同調ワードを選択するために使用できます。同調ワードのほか、シリアル・インターフェースを介してデバイスを設定するのに使う一連のコード化されたその他の設定ビットも提示します。外付け再構成フィルタを適用した後、選択した基準クロックと出力周波数において理想的な出力高調波を提示することができます。アナログ・デバイセズの設計ツールへのリンクについては、インタラクティブ設計ツールのホームページをご覧ください。たとえば、AD9834の設計ツールがあります。

12MUX

MUX

COMPARATOR

MSB

CAP/2.5VDVDDAGNDAVDD

MCLK

AD9838

FSYNC SCLK SDATA

COMP

IOUT

IOUTB

DGND

REGULATOR

REFOUT FSADJUST

VIN

FSELECT

12-BIT PHASE0 REG12-BIT PHASE1 REG

SLEEP RESETPSELECT

MUX

MUX

MUX

SIGN BIT OUT

VCC2.5V

ON-BOARDREFERENCE

16-BIT CONTROLREGISTER

FULL-SCALECONTROL

10-BITDAC

DIVIDEBY 2

SINROM

PHASEACCUMULATOR

(28-BIT)

28-BIT FREQ0REG

28-BIT FREQ1REG

SERIAL INTERFACEAND

CONTROL LOGIC

図10.　AD9838 DDSのブロック図