2008年12月8日

極限ゲート構造によるシステムディスプレイの超低消費電力化

大阪大学産業科学研究所 小林 光

大阪大学工学研究科 谷口研二

シャープディスプレイシステム研究所 今井繁規

システムディスプレーの超低消費電力化

CREST開始時 CREST終了時中間審査時

TFTの動作電圧

15 V 5 V 3 V以下

回路構成アーキテクチャソフトウェア

CMOSパストランジスタロジック

消費電力 1 1/45 1/250 以下

マルチドライバー技術/ソフトウェア

低消費電力化の

キーテクノロジー

閾値電圧動的制御並列処理/ソフトウェア

消費電力 １ 1/9 1/25以下

消費電力 1 1/5 1/10

薄膜トランジスター（TFT)のゲート酸化膜従来技術（CVD法） 新技術（硝酸酸化法）

課 題

・ 凹凸のある表面での酸化膜厚が不均一

・高い酸化膜リーク電流密度

・悪い界面特性

・ポーラスで悪い膜質

特 徴

・凹凸のある表面でも酸化膜厚が均一

・低いリーク電流密度

・良好な界面特性

・膜密度が高く良好な膜質

・高性能化

・低コスト化SiO2膜

TEOSの分解反応

多結晶シリコン

酸化前の表面

リーク電流SiO2膜

TEOSの分解反応

多結晶シリコン

酸化前の表面

リーク電流 SiO2膜

酸化前の表面

硝酸溶液

多結晶シリコン

SiO2膜

酸化前の表面

硝酸溶液

多結晶シリコン

大きな酸化膜厚(~80nm)

高い駆動電圧（15V)

高消費電力

小さな酸化膜厚(40nm以下)

低い駆動電圧（3V以下)

超低消費電力

二段階硝酸酸化法により120℃で形成したＳｉＯ２膜の膜厚

一段階目：40重量％硝酸二段階目：68重量％硝酸

0

5

10

15

20

25

30

0 100 200 300 400 500酸化時間（分）

酸化

膜厚

(nm

) 改良二段階硝酸酸化法

単結晶シリコン

二段階硝酸酸化法

二段階硝酸酸化法で形成したＳｉＯ２/多結晶シリコン薄膜の構造

10 nm

Al

SiO2

poly-Si

10 nm

Al

SiO2

poly-Si

Poly-Si film

SiO2

Al

10 nmPoly-Si film

SiO2

Al

10 nm

硝酸酸化：120℃、100分

硝酸酸化膜と熱酸化膜との電気特性の比較

10-11

10-9

10-7

10-5

10-3

10-1

101

0 1 2 3 4 5

Cur

rent

den

sity

(A/c

m2)

Eox(MV/cm)

○ 900℃熱酸化

□ 68w%硝酸+PMA

二段階硝酸酸化･･･ 40% 硝酸、68% 硝酸、酸化膜厚10nm熱酸化･･･900℃、dryO2、酸化膜厚15nm

0

0.2

0.4

0.6

0.8

1

-4 -3 -2 -1 0 1 2 3

C/C

ox

Gate Voltage(V)

○ 900℃熱酸化

□ 68w%硝酸+PMA

電圧－容量特性は熱酸化膜と同程度

共沸硝酸酸化法によるTFTの低消費電力化

多結晶Si薄膜

CVD酸化膜

CDV膜堆積

•酸化膜厚の低減•界面準位の低減多結晶Si薄

膜

多結晶Si薄膜 硝酸酸

化

硝酸酸化膜(1~2nm)

超低消費電力化

CVD酸化膜厚依存性のシミュレーション結果スタック構造

Reference

GateCVD膜

S D

GateCVD膜

S D

硝酸酸化膜界面準位

硝酸酸化膜

0 20 40 60 80 100

50

100

150

200

tox-CVD (nm)

S値 (m

V/d

ecad

e) Reference

スタック構造

60 mV/decade

Ｓ値のCVD酸化膜厚依存性

・界面準位の低減・酸化膜の薄膜化

(理論限界) S値改善により

低電源電圧動作が可能に

共沸硝酸酸化法で創製した<Al/1.3 nm SiO2/Si (100)> MOS ダイオードの電流－電圧特性

Gate limit

ゲート電圧（V)

10

10

10

10

10

10

10

10 2

1

0

1.5 1.0 0.5 0 0.5 1.0 1.5

リー

ク電

流密

度（A

/cm

2 ）

5

4

3

2

1

1.5nm熱酸化膜

PMAなし、1.4nm

PMAあり、1.3nm

PMA: 200ºC、5%水

素中

TFT形成プロセスフロー

硝酸酸化TFT

TFT基板作製

HFエッチング

超純水洗浄室温硝酸酸化 (10 min)超純水リンス洗浄超純水流水中クリーンワイプ洗浄N2 ブロー乾燥N2 中アニール (250°C)

TFT形成（ゲート酸化膜厚：40nm）

Ref. TFT

TFT基板作製

クリーンルーム内放置

TFT形成（ゲート酸化膜厚：80nm）

阪大

シャープ

シャープ

TFT試作結果ゲート絶縁膜 結果 対策

1.8 nm室温硝酸酸化

+40 nm CVDPch-TFT

5 V動作に成功

3 V動作も可能

ゲートリーク電流低減に成功

Nch-TFT ゲートリーク電流低減に成功

動作不良（コンタクト不良）

・ドライエッチング量調整

・ドーピング量調整

実チップ試作ライン投入済み

シアン化法によるTFTの高性能化

CN- CN-

SiSi

Fe CuCuSi

FeCu

SiSi

Cu

SiCN

CN CN多結晶シリコン薄膜

欠陥準位

HCN水溶液

シアン化法：HCN水溶液に半導体を数秒～数分浸漬

1) 欠陥準位の消滅

2) 金属汚染物の除去

TFTの高性能化

1) 閾値電圧とそのバラツキの低減

2) リーク電流の低減

3) 移動度の向上

TFTの低消費電力化

極低濃度HCN水溶液による金属汚染の除去

1.0 ppm

1.E+08

1.E+09

1.E+10

1.E+11

1.E+12

1.E+13

1.E+14

0 1 2 3 4 5 6 7

洗浄時間 (/min)

35℃25℃

2.7 ppm

検出下限

表面

Cu濃

度(/

atom

s/cm

2)

シアン化法による欠陥準位の消滅

0.1 0.3 0.5 0.70

20

Cur

rent

Den

sity

(m

A /cm

2 )

シアン処理（?=12.3 %)

光起電力(V)光

電流

密度

シアン化法(η=12.3%)

処理なし

多結晶シリコン中の欠陥準位の消滅

多結晶シリコン太陽電池の変換効率の向上

TFTの低消費電力化（現時点）

TFT消費電力比: (38/81)×(3/15)2 = 1/53

デバイス部分での低消費電力化

システム（回路構成）での低消費電力化

最終目標達成の見通しとその進め方

小林グループ最終目標： 2.5V駆動TFTの開発

TFTの消費電力を現在の1/36以下に

目標達成の手段

1. 一段階硝酸酸化膜/CVD酸化膜スタック構造によってゲート酸化膜厚を30nm以

下に2. 改良二段階硝酸酸化法を用いて10～20nmの膜厚を持つゲート酸化膜を形成

3. 欠陥消滅型半導体洗浄法によって多結晶シリコン薄膜中の欠陥準位を消滅

最終目標達成の見通しとその進め方

谷口グループ最終目標1. 硝酸酸化膜TFTのSPICEモデルの開発2. 新構造TFTデバイスの研究開発3. 超低消費電力TFT用の新回路機能ブロックの研究開発

1. 硝酸酸化膜TFTのSPICEモデルの開発2. 新構造TFTデバイスの研究開発3. 超低消費電力TFT用の新回路機能ブロックの研究開発

今井グループ最終目標2.5V駆動の超低消費電力システムディスプレイの設計と

試作による実証

消費電力を１／２５０へ

1. 並列処理回路、閾値電圧動的制御回路、新低消費電力回路、新ソフトウエア等を用いたモバイル機器のシステムディスプレイの設計と評価

２．大型ガラス基板を用いた硝酸酸化プロセス・デバイスの最適化と実チップの試作と実証

CREST終了時の低消費電力化率とデモストレーション

TFT消費電力比: (1/7)×(2.5/15)2 = 1/250

デバイス部分での低消費電力化

システム（回路構成）での低消費電力化

最終デモ： 太陽電池を用いる3インチ

ディスプレイ、実質的な消費電力はゼロ