アナログ基礎：ad/da編 - gunma...

アナログ基礎：AD/DA編---AD/DA変換方式や仕様を理解する---

2018年6月6日

群馬大学協力研究員

東京電機大学非常勤講師

中谷隆之

内容

ADC/DACの基本を知る

・サンプリングシステム

・ADC/DAC変換方式

・ADC/DACの仕様を理解する。

特にACダイナミック特性の理解が重要

ADC/DACによるサンプリング・システム

2

アナログ出力アナログ

入力

LPFﾛｰﾊﾟｽﾌｨﾙﾀ

ｻﾝﾌﾟﾙ＆ﾎｰﾙﾄﾞ

ADC DACDSPﾃﾞｼﾞﾀﾙ信号処理

ｱﾝﾁｴｲﾘｱｼﾝｸﾞﾌｨﾙﾀ

LPFﾛｰﾊﾟｽﾌｨﾙﾀ

ｽﾑｰｼﾞﾝｸﾞﾌｨﾙﾀｱﾝﾁｲﾒｰｼﾞﾝｸﾞﾌｨﾙﾀｻﾝﾌﾟﾘﾝｸﾞｸﾛｯｸｻﾝﾌﾟﾘﾝｸﾞｸﾛｯｸ

𝒕𝒔 =𝟏

𝒇𝒔

tsサンプリング周期

時間0

FS

ｱﾅﾛｸﾞ信号ﾚﾍﾞﾙおよび量子化ﾚﾍﾞﾙ

サンプリング(離散化）されたアナログ入力信号

・連続するアナログ信号を等時間間隔でサンプリング（離散データ化）しADCでデジタル化

・サンプリング間隔fsはナイキストのサンプリング定理 (Nyquist sampling theorem)から、

扱う最大信号周波数の2倍以上のサンプリグ周波数で行う。

12bitでは0～FS間を1/4,096分解

サンプリングを行うのがサンプル＆ホールド回路

3

連続するアナログ信号を、サンプリング（離散化データ）するのがサンプル＆ホールド回路

（SHまたはSHA)。別名トラック＆ホールド回路（TH)とも呼ばれる。

ホールドされた離散化アナログ信号が、AD変換器でデジタルデータに変換される。

アナログ信号の Sample & Hold

この瞬間の

アナログ信号をサンプリング

サンプルサンプル

ホールド

（トラック）

ADC デジタル出力アナログ入力

サンプリングクロック

ﾀｲﾐﾝｸﾞ

Ch

ﾎｰﾙﾄﾞｷｬﾊﾟｼﾀホールド時間にAD変換

SW制御

SW制御

N bit

ADCの変換速度（サンプリングレート）

sps (sample per second)で表記される

量子化による量子化雑音

4

Quantization

量子化雑音はDC～fs/2ナイキスト周波数範囲に分布

振幅(dB)

fs/2DC 周波数

信号

量子化雑音

Bit数少ないと量子化雑音は増加

量子化誤差のrms=𝟏

𝟑

𝒒

𝟐=

𝒒

𝟏𝟐

12bit 4.096VFSのADCの量子化雑音rms

q=1mVなので、1 (𝑚𝑉)

12= 289μV rms

Nbitの量子化（デジタル化）により、アナログ入力信号とデジタル出力の間に誤差が生じる。

これを量子化誤差といい、本来の信号にないランダムノイズおよび高調波歪を発生させる。

デジタル出力

アナログ入力

デジタル出力アナログ入力

アナログサイン波を量子化

量子化誤差

q=1LSB

量子化（デジタル化）における分解能と精度

5

精度面で回路設計を考えると、12bitクラスまでは一般的な精度設計で良いが

14bit以上では、精度、雑音設計など高レベルな設計が必要。

高精度設計域

分解能 1LSB/相当

Bit 数 N 2N % FS ppm FS dB FS

2 4 25 250,000 -124 16 6.25 62,500 -246 64 1.56 15,625 -368 256 0.39 3,906 -4810 1,024 0.098 977 -6012 4,096 0.024 244 -7214 16,384 0.0061 61 -8416 65,536 0.0015 15 -9618 262,144 0.0004 4 -10820 1,048,576 0.0001 1 -12022 4,194,304 0.000024 0.24 -13224 16,777,216 0.000006 0.06 -144

ppm=10-6 6dB/bit

Bit数とダイナミックレンジ

6

音のダイナミックレンジ

CDは16bitで約100dB

ハイレゾは24bitで約140dB

音の大きさとダイナミックレンジ

ダイナミックレンジ

140dB

AD変換方式と応用分野

7参考 http://www.analog.com/jp/education/landing-pages/003/a_sigma_delta_adc.html

・分解能と変換速度により各種変換方式が使い分けられる

・最近のADCは、ほとんどがCMOSプロセス品。またデジタル演算による精度補償技術が多用.

8

10

12

14

16

18

20

22

24

分解能(b

it)

10G1G100M10M1M100K10K1K100

変換速度 (sps)

デルタシグマ型

工業計測オーディオ音声帯域

逐次比較型(SAR)

汎用ADC

パイプライン型サブレンジング型

汎用高速ADCビデオ、通信帯域

多重型(インターリーブ型）

超高速ADCデジタルオシロスコープ

高ダイナミックレンジADC ・汎用ADC：逐次比較型が多い

・高速ADC：パイプライン型/サブレンジ型

・音声帯域や工業計測：デルタシグマ型

・数Gsps以上の超高速ADC：

ADCを多重化（インターリーブ型）

並列型(フラッシュ型）ADC

8

・高速だが2n-1個の比較器とラダー抵抗が必要。比較器がサンプル＆ホールド機能を有する

・昔は、バイポーラプロセスで8bit20MspクラスのADCでも多く使われたADC変換方式

・現在では、Gbps以上の超高速ADCなどで一部で使われる程度

参考 Analog-Digital Conversion :Analog Devices

基準電圧

抵抗ラダー

比較器（コンパレータ）

バイナリエンコードロジックとラッチ回路

デジタル出力

N

ストローブ(ｻﾝﾌﾟﾘﾝｸﾞｸﾛｯｸ）

アナログ入力

R

R

R

R

R

R

R/2

R/2

All-Parallel (Flash)ADC

9

バイナリウェイト(分銅）を用いる化学天秤と同じ原理。バイナリ荷重を持つ分銅がDAC相当、

測定物と分銅の重さを比べるのが比較器（コンパレータ）。分銅を乗せかえる動作が逐次比較ロジック。

速度と精度のバランスが良く、必要チップエリアが小さく汎用ADCに最も多く使用される方式

逐次比較（逐次近似）型ADC


アナログ入力

ｻﾝﾌﾟﾙ＆ﾎｰﾙﾄﾞ

SH

DAC

変換開始(Start)

ｻﾝﾌﾟﾘﾝｸﾞｸﾛｯｸ

変換終了(EOC)

デジタル出力

タイミング

比較器

逐次比較(SAR)ロジック


Ｎ

逐次比較変換用クロック

バイナリ荷重の分銅重い分銅から順番に載せ替え

1g2g4g

8g

化学天秤

測定物

Successive Approximation ADC

CMOS逐次比較型ADC

10

8bit～18bit汎用CMOS ADCでは、DACに容量バイナリ荷重型（スイッチドキャパシタ）を

用いた逐次比較型が多い。

スイッチドキャパシタDACはサンプル＆ホールド機能も兼用する。

AD7981データシートAnalog Devices

AD7981 16bit 600kspsCMOS逐次比較型ADC

逐次比較ロジック回路

バイナリ荷重容量DAC

比較器

400Ω

全容量約30pF

基準電圧入力

差動(-)アナログ入力

差動(+)アナログ入力

DACｽｲｯﾁ制御

デジタル出力

変換開始(CNV)

400Ω

パイプライン型ADC

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パイプライン型はk bit毎(一般的には1bit毎）にAD変換を行う。各段入力にはサンプル＆ホールド(SH)

機能があり、AD変換処理が上位bitからパイプライン的に多重化でき、高速AD変換が可能。

数百Msps～Gspsの超高速AD変換方式として使用される。

各段において入力と量子化結果によるDAC値からの差分を増幅（1bitならx2増幅）して次の段に出力。

Pipelined ADC

Analog-Digital Conversion :Analog Devices

1bit/段構成パイプライADC

k bit/段構成パイプライADC

X2増幅器

2K

増幅器

サンプル＆ホールド


2K

増幅器

X2増幅器

N bit デジタル出力

N bit デジタル出力

サブレンジング型ADC

12

上位ビット群と下位ビット群に分けてAD変換する方式。2段以上に分けてAD変換する場合もある。

各段にサンプル＆ホールドを設ければパイプランADC。

各段に冗長性ビットを持たせデジタル演算補正すると(例えば12bit ADCで6bit+7bitとする）線形性が

得やすく高精度化が可能となる。

12bit～16bit、数MHｚ～数百MspsクラスのADCに採用。


アナログ入力



制御デジタル演算補正＋出力レジスタ

Ｎ(=N1+N2) bitデジタル出力MSB LSB

N1 bitADC

N2+α bitADC

N1 bitDAC Σ G

＋

-

増幅器

オーバレンジ域冗長性を持たせる

N2bitレンジ内

Sub ranging ADC

インタリーブ（多重）型高速ADC

13Analog-Digital Conversion :Analog Devices

2個のADCをインターリーブしたスペクトラムfs=400Msps、fin=180MHz

デジタル演算補正あり

Time-interleaved ADC

複数のADCをインターリーブ（多重化）動作させ高速ADCを実現。各ADCの特性差（ゲイン、タイミング誤差など）で、不要なイメージスプリアスが発生する。各ADCの特性差をデジタル演算にて補正。

2個のADC デジタル演算補正

2つのADC特性差によるエラー信号

AD1

AD2


ｲﾝﾀｰﾘｰﾌﾞ型8bit/90Gsps超高速ADC

14

ISSCC 2014 IBM

差動アナログ入力

64個の逐次比較型ADCを多重化

8bit/90Gsps CMOS ADC:64個のSAR方式ADCを多重化

・64個のSAR方式ADを多重化し8bit/90GspsADCをCMOS１チップ化

・入力fin=19.9GHz,サンプリングfs=90Gspsにて、SNDR=33dB,SFDR=41.4dBと高性能

・電源電圧：1.2V

・消費電力：667mW

・プロセス：32nmSOI

・エリア：470x960μm

ISSCC2014 Session 22.,1


SAR

64個のADCを多重化

デジタルオシロ用超高速8bit/200Gsps ADC

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テクトロニクス「ATI（Asynchronous Time Interleaving）」AD変換技術

デジタル信号処理技術＋多重化ADC技術＋デジタル補正技術により実現

・70GHzの入力信号帯域幅を、200Gサンプル／秒で取り込むデジタルオシロに採用

・100Gサンプル／秒のA-D変換器2個を使って、信号帯域を70GHzに高める

・70GHz帯域アナログ信号を位相が180度異なる75GHzサンプリングパルスで標本化

DC～35GHzの低周波（LF）と、35G～70GHzの高周波（HF）の2系統信号に分離

テクトロニクスHP

デジタル信号処理技術を巧みに利用

8bit,100Gsps

～70GHz帯域アナログ信号

75Gspsサンプリング

35GHz

多重化ADCLF

LF

LF

LF

LFLF

HF

HF

HF

HF

HF

HF

HF

HF

LF

LF

2重積分型（デュアルスロープ）ADC

16

デジタル電圧計などの計測器に長年使用されてきたAD変換方式。


基準電圧の積分しTxを計測Txが入力電圧に比例

T Tx 時間

傾き=𝑽𝒊𝒏

𝑹𝑪

傾き=𝑽𝒓𝒆𝒇

𝑹𝑪傾きは一定Tx積分は、入力信号と逆極性の基準電圧によるアナログ

入力信号を一定時間(T)積分

C

R

+Vref

-Vref

Vinアナログ入力

基準電圧

カウンタCKReset

デジタル出力

積分器

制御回路

発振器

積分コンデンサ誘電体吸収の少ない良質のコンデンサが必要

比較器（コンパレータ）ゼロクロス検出

Dual slope ADC

2重積分型ADCの周波数特性：50/60Hz誘導雑音を除去


2重積分型ADCでは、アナログ入力信号の積分時間を誘導雑音周期の整数倍にとり、誘導雑音除去

例えば、50Hz誘導雑音を除去するのは積分時間を20msの整数倍に設定。

50Hzと60Hzの誘導雑音を除去するには積分時間を100msecの整数倍とする。

T:入力信号の積分時間

周波数 (Hz)T=20msとした時の周波数

アナログ入力レベル(d

B)

アナログ入力のエンベロープ特性

積分時間Tとすると1/T(Hz)のn倍周波数で急俊なノッチ特性となる

505 100 150 500

デルタ・シグマ（ΔΣ）型ADC

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デルタシグマ（ΔΣ）型ADCの原理は古い。デジタルLSI 技術進歩が可能としたAD変換方式。

デジタルオーディオの進化がデルタシグマ型ADCを進化させた。

この分野における日本の技術寄与は大きい。

ΔΣADCの特徴：

・キーコンセプトは“アナログシンプル＆デジタルリッチな高分解能AD変換方式”

・デルタシグマADCにおいてキーとなるデジタル信号処理技術は、

オーバーサンプリング、ノイズシェーピング、デジタルフィルタ、デシメーションなど

・CMOS化に適したAD変換方式で、低消費電力、低コスト

・高分解能（～24bit)、優れた微分直線性（DNL)

・高分解能、自己＆自動キャリブレーションが活きるシグナルコンディショニング分野や

高分解能、高ダイナミックレンジを活かした音声帯域やオーディオ分野への応用に最適

Delta-Sigma ADC

量子化雑音とオーバサンプリング


デルタシグマADCは、極めてデジタルリッチなAD変換方式。オーバーサンプリング、デジタルフィルタ、ノイズシェーピング、デシメーションなどのデジタル信号処理技術で帯域内量子化雑音低減し高いSNRを実現

デルタシグマADCの原理

量子化ノイズ=𝒒

𝟏𝟐

𝒒 = 𝟏𝑳𝑺𝑩

デジタルフィルタ

除去されたノイズ

除去されたノイズ

ADC

ADC

ΔΣADC



デシメーション

デシメーション

ｱﾅﾛｸﾞ入力



ナイキストサンプリング

オーバサンプリング＋デジタルフィルタ＋デシメーション

オーバサンプリング＋ノイズシェーピング＋デジタルフィルタ＋デシメーション

逐次比較型やパイプライン型など

デルタシグマ（ΔΣ）型ADCの原理

20

・オーバサンプリング＋ノイズシェーピング技術で、

高精度アナログ素子用いずに高分解能ADC実現

・信号帯域の数十倍以上のサンプリングレートで

サンプリング（オーバサンプリング）

・量子化器のbit数は極めて少ない（基本は1bit）ので

量子化ノイズは大きい。これはデジタルフィルタで除去

量子化bitが少ないので、この量子化ノイズは大きい

デジタルフィルタでこの量子化ノイズを除去

ノイズシェーピングされた量子化ノイズ

信号成分

LPF

周波数

残留量子化ノイズ

信号成分

LPF

周波数

デルタシグマ（ΔΣ）変調

一次デルタシグマＡＤＣ

デジタル出力

N bit

fs

1 bit

kfs

fsｵｰﾊﾞｻﾝﾌﾟﾘﾝｸﾞ

ｸﾛｯｸkfs

1bit量子化器

積分器

+Vef

-Vef

アナログ入力


1bit DAC

1bit データ

+

-

∫

デルタシグマ（ΔΣ）変調器

+

ΔΣ

＋＋

デルタシグマ変調器の考え方

21

量子化雑音

入力を積分してから量子化。そして微分して信号はフラットに戻す。ノイズシェープした量子化雑音はﾃﾞｼﾞﾀﾙフィルタで除去。

この構成では、積分器出力が飽和する可能性あり、このままでの実現は不可能。そこで微分回路を帰還系に入れると、同じ動作が得られる。これが

デルタシグマ変調器

図：群馬大学小林先生講演資料から


積分器量子化微分器ﾃﾞｼﾞﾀﾙﾌｨﾙﾀ

積分器 ΣΔ

シグマデルタ

デルタシグマ

デルタシグマかシグマデルタか？

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実効値rms

・本来は、最初の命名者がつけた名称が尊重される

・最初の命名者は安田氏（デルタシグマと命名）だが、欧米では当初認知されていなかった

AT&Tの研究者が、欧米論文でシグマデルタとして広めた。

・実効値rmsを求める順番はsquare mean rootだが、理論式はroot mean squareの順

同様にΔΣを求める順番はデルタシグマの順だが、理論式ではシグマデルタの順番

デルタシグマ（実際の回路順）or

シグマデルタ（式の順番）

英語での論文が不十分だったよう

Analog-Digital Conversion ADI

(a)実際に求める順番

(b)計算式の順番

日本欧米

オーディオ用デルタシグマ型ADC特性例

23AD1871データシート :Analog Devices

AD1871 24bit 96ksps ADC (Analog Devices)デジタルフィルタ特性

48KHz 96KHz

20KHz帯域内スペクル入力1KHz,-20dB of FS

デルタシグマADC部

デジタルフィルタ部

fs=6.144MHz

アナログ入力

デジタル出力24bit96ksps

デルタシグマADC量子化雑音dB

fs=6.144Msps

高次デルタシグマ（2次デルタシグマ）

24

ループ内のデルタシグマ変調器の段数を増やした

高次デルタシグマは、帯域内(ﾊﾟｽﾊﾞﾝﾄﾞ）の量子化雑音を

低くできる

高ダイナミックレンジ化

ﾊﾟｽﾊﾞﾝﾄﾞ Fs/2

スペクトラム密度

スペクトラム密度

信号

信号

周波数

2次量子化雑音

一次量子化雑音

デルタシグマ量子化雑音

2次量子化雑音

一次量子化雑音

拡大

2次デルタシグマ(ΔΣ)構成


量子化器

1bit

DAC

積分器積分器Vin

＋＋

KfS

fS

fS

高次デルタシグマ型

25

多段ノイズシェーピング(MASH)

4次デルタシグマ(ΔΣ)

3次以上の高次ΔΣは

安定性に課題あり。

系を安定とする工夫が

必要。この4次例では、

局部帰還で安定性確保

高次ΔΣを安定とするアイデア。

前段の量子化誤差を次段のΔΣで

順次量子化。負帰還は1次系のみ。

このため3次以上の高次ΔΣでも

安定性が確保される。

NTT通研（松谷氏他）と松下電器との共同開発。

1987年初論文。

MASHはNTTの登録商標

アナログ入力

デジタル出力

DAC

∫ ∫ ∫ ∫

a1 a2 a3 a4

b1 b2局部帰還局部帰還

＋＋＋＋

積分積分積分積分

量子化

係数

係数

∫

∫

∫

＋

＋

DAC

DAC

DAC

デジタル出力


遅延

微分

微分微分

1bit ΔΣ変調器

1段目の量子化雑音

2段目の量子化雑音

＋

＋

＋

＋

＋

積分量子化

Multi-stAge noise SHaping

時間離散型と時間連続型デルタシグマADC

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時間離散型デルタ・シグマA/Dコンバータ

時間連続型デルタ・シグマA/Dコンバータ

http://www.analog.com/jp/education/landing-pages/003/a_sigma_delta_adc.html

アンチエイリアシングフィルタ不要で、入力にスイッチドキャパシタ切り替えノイズの発生がない利点ある。

一般的なデルタシグマADC構成サンプリング

32bitデルタシグマADC搭載ASSP：ADS1262 (Texas Instruments )

27

・～38.4Ksps,32bit デルタシグマADC (さらに24bit デルタシグマADCも搭載）

・高精度：オフセット電圧ﾄﾞﾘﾌﾄ1nV/℃、ゲインﾄﾞﾘﾌﾄ0.5ppm/℃、線形性3ppm、ﾉｲｽﾞ7nVrms

・高精度基準電圧内蔵：2.5V 2ppm/℃

ブリッジ抵抗式センサ圧力センサ、歪みゲージ熱電対、測温抵抗体（RTD）

ADS1262 datasheet TI

温度補正高精度ブリッジ応用

ADS1262

ブリッジの+SENSEと-SENSE間に正確な電圧印加が必要。

ブリッジフルスケール出力は印加電圧5Vで10mV程度とかなり小さい。

はかりなどの高精度計測用

基本的な電圧出力DAC

28

電圧出力サーモメーター型DAC

抵抗ラダーと2n-1個のCMOSスイッチで構成。

スイッチはバイナリ入力コードをエンコード

して制御される。電圧出力バイナリ抵抗荷重DAC

バイナリ比をもつ抵抗群と

CMOSスイッチとで構成

Voltage output DAC

Vout

アナログ出力

Vref基準電圧

デジタル入力

Vref基準電圧

アナログ電圧出力

N

デジタル入力

デコード回路

スイッチ駆動

基本的な電流出力DAC

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Current output DAC

バイナリ荷重電流源型

Iout電流出力

デジタル入力

バイナリ荷重抵抗型

Iout

電流出力

デジタル入力

基準電圧

デジタル入力

電流出力R-2RラダｰDAC＋電流-電圧(IV）変換

電流-電圧変換

電圧出力

基準電圧

I I/2 I/4 I/8

セグメント型DAC：上位ビットセグメント＋下位ビットバイナリ荷重構成

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チップ上で高精度バイナリ比を持つ電流源やR-2Rラダーの実現は難しい。

そこで高精度を得やすい等電流源を使用し、上位ビットはデコードして等電流源をスイッチ。

精度がそれほど必要としない下位ビット(一般的には8bit以下）はバイナリ電流源をスイッチ

Segmented current output DAC


上位ビットはセグメント化抵抗下位ビットはR-2Rラダー

デジタルコードで制御

電流-電圧（ＩＶ）変換

Iout

上位ビットはセグメント化電流源下位ビットはバイナリ電流源

デジタルコードで制御

電流-電圧（ＩＶ）変換

Iout

Iout

Iout

抵抗ベースセグメント型

電流源ベースセグメント型

Rf

Rf

+

+-

-

Vout電圧出力

Vout電圧出力

26 25 24 S7 S6 S5 S4 S3 S2 S1

0 0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 0 0 0 1

0 1 0 0 0 0 0 0 1 1

0 1 1 0 0 0 0 1 1 1

1 0 0 0 0 0 1 1 1 1

1 0 1 0 0 1 1 1 1 1

1 1 0 0 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 1

S1S2S3S4S5S6S7 20212223

S1S2S3S4S5S6S7 20212223

直線性1ppm、20bit高精度DAコンバータ:AD5791 (Analog Devices)

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ISSCC 2013

上位6bitセグメント＋下位14bit R-2Rラダー方式

AD5791 datasheet Analog Devices

セグメント方式

モノリシックDACとして驚異的な高性能

1ppm直線性と安定性をモノリシックで実現

CMOS/BJTﾌﾟﾛｾｽ+薄膜抵抗＋補正技術

超安定化回路技術+低雑音回路技術

性能概要

・1ppm分解能、1ppm非直線性(INL)

・7.5nV/√HZ 電圧雑音密度

・0.19LSB 長期線形性安定性

・<0.05ppm/℃ 温度ドリフト

・1μs セトリング時間

・1.4nVsec グリッジ

・-40℃～+125℃ 動作温度範囲

・20pin TSSOPパッケージ

・～±16.5V 電源電圧範囲

電流セルマトリックス型DAC（デコード型DAC）

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8bitなら255個の電流源セルを備え、8bitデジタル入力コードをデコードして、255個のスイッチを制御。ONしたセルの電流を加算して出力。CMOSプロセスによるDACに有利な方式。

Current cell matrix DAC

ONセル群

OFFセル群

行デコーダ

列デコーダ

デジタル入力

+Vd

RL

Vout

Vout

+Vd

DiDi

定電流源

電流セルユニット

例8bitでは255個のセル群デジタル入力が100の時100個のセルがON155個のセルがOFF

バイナリ荷重容量DAC（スイッチドキャパシタ型DAC)

33図 http://www.ssc.pe.titech.ac.jp/demo/lectures/analog/080721_12_analog.pdf

D0～Dnをデジタル入力でスイッチ

CMOS DAC方式として最も多用。CMOSでは抵抗より容量のほうが集積化しやすい

デジタル入力コードによりバイナリ荷重容量を切り替え。スイッチONで容量を基準電圧Vrefに

接続。それ以外の容量はGND側に接続。

Switched capacitor DAC

𝑸𝒙=𝑪𝒙𝑽𝒓𝒆𝒇

デジタル入力により決まる

𝑸𝒙と同じ電荷がこの16Cにチャージ

𝑽𝒐𝒖𝒕=𝑸𝒙

𝟏𝟔𝑪=

𝑪𝒙

𝟏𝟔𝑪𝑽ref

デルタシグマ（ΔΣ）型DAC

34

デジタル技術（オーバサンプリング＋デジタルフィルタ＋ノイズシェーピング）により

高精度アナログコンポーネントなしで高精度DACを実現可能。

ほとんどの回路がデジタル回路で構成される

Delta-Sigma DAC

∫ ∫

𝐙−𝟏

ノイズシェープされた1bit デジタルデータ

オーバサンプリングされたデジタルデータ

2次ΔΣ変調器遅延

量子化積分積分

ΔΣ変調器回路には、1次、2次、3次以上の特性のものが使用される

デジタル入力

1stｵｰﾊﾞｻﾝﾌﾟﾘﾝｸﾞ

ﾃﾞｼﾞﾀﾙﾌｨﾙﾀ x4

2nd ｵｰﾊﾞｻﾝﾌﾟﾘﾝｸﾞ

ﾃﾞｼﾞﾀﾙﾌｨﾙﾀ x64

ﾃﾞｼﾞﾀﾙΔΣ変調器

16bit

4fs

16bit

256fs

1 bitDAC

ｱﾅﾛｸﾞﾛｰﾊﾟｽﾌｨﾙﾀ

アナログ出力

デルタシグマDAC （デジタルオーディオ用の例）

16bitfs=44.1Ksps

デジタル回路のみで構成

オーバーサンプリング

35

サンプリングクロックfsをナイキスト周波数の2倍に近くにとると、DAC出力に急峻な特性を持つ

ローパスフィルタ（アンチ・イメージング・フィルタ）が必要。

デジタル補間フィルタでサンプリング周波数を高めオーバーサンプリングすると、DAC出力のローパ

スフィルタに要求される特性は軽減される。

デジタル入力アナログ出力DAC

オーバーサンプリングクロッ

ｵｰﾊﾞｻﾝﾌﾟﾘﾝｸﾞデジタル補間フィルタ

アナログアンチイメージングフィルタ


ナイキストサンプリング

ｻﾝﾌﾟﾘﾝｸﾞ周波数

アンチ・イメージングフィルタ

ｻﾝﾌﾟﾘﾝｸﾞ周波数

オーバーサンプリング

アンチ・イメージングフィルタ

デルタシグマDAC

デルタ・シグマ型DAC

36参考 Analog-Digital Conversion :Analog Devices

デルタシグマ型DACは、ほとんどがデジタル機能。1bitDACもCMOSインバータ回路そのもの。ただし出力ローパスフィルタはチップ外回路で構成。マルチビットデルタシグマDACでは、ΔΣ変調器とDACをマルチビット化し、帯域内で高SNRを得る。

1bitデルタシグマDAC

デジタル入力

ｵｰﾊﾞｻﾝﾌﾟﾘﾝｸﾞデジタル補間フィルタ

デジタルデルタシグマΔΣ変調器

1 bit

DACアナログ

LPF

アナログ出力

N bit (@fs) N bit (@K fs) M bit (@K fs)アナログ2値レベル

マルチビットデルタシグマDAC

デジタル入力

オーバサンプリング

デジタル補間フィルタ

デジタルマルチビットデルタシグマΔΣ変調器

M bit

DACアナログ

LPF

アナログ出力

N bit (@fs) N bit (@K fs) M bit (@K fs) アナログ2M値レベル

ゲイン誤差とオフセット誤差

37

オフセット誤差

オフセット誤差

ゲイン誤差

ゲイン誤差

オフセット＋ゲイン誤差

オフセッ＋ゲイン誤差

入力入力入力

ユニポーラ型（単極出力）

バイポーラ型（双極出力）


出力

出力

入力

ADC/DACの主な仕様 Gain Error/Offset Error

直線性誤差：非直線性誤差（INL）

38

入力入力

出力出力

最大直線性誤差最大直線性誤差

エンドポイント法ベストストレートライン法

理想直線理想直線

・直線性誤差（リニアリティエラー）は、理想直線からのズレ

・理想直線は、0-FS（ﾌﾙｽｹｰﾙ）間を理想直線とするエンドポイント法と

最大直線性誤差を最小とする直線を用いるベストストレートライン法がある。

・ゲイン誤差やオフセット誤差は、簡単に補正可能だが直線性の補正は難しい。

・直線性は、DC精度およびACダイナミック特性（歪み発生）に影響を与える

Integral Non-Linearity Error

デジタル入力コード

アナログ出力

DNL< -1LSBだと単調性なし（非単調性）

直線性：微分直線性誤差(DNL)と単調性

39

微分直線性(DNL)


・ADCおよびDAC特有の直線性スペックが微分直線性(DNL)と単調性・隣り合うデジタルコード間の精度が微分直線性

ミッシングコードと非単調性

アナログ入力

デジタル出力

ミッシングコード

非単調性

(ﾃﾞｼﾞﾀﾙｺｰﾄﾞの欠け）

Differential Non-Linearity & Monotonicity

DACの場合ADCの場合

ADC/DACのACダイナミック特性

40

・高調波歪み：主に2次高調波歪みと3次高調波歪み

・最大高調波歪み：高調波歪で最も大きい歪み成分

・全高調波歪み (THD) ：一般的に2次～5次高調波歪みまでが計算される

・全高調波歪み＋ノイズ (THD+N)：DC成分は除外

・信号対雑音＋歪み比 (SINAD,またはS/N+D)

・有効ビット (ENOB)

・信号対雑音比 (SNR)：信号と全雑音の比

・アナログ帯域（フルパワーおよび小信号帯域）

・スプリアスフリーダイナミックレンジ(SFDR)：最も大きいスプリアスレベル

・2トーン混変調歪み

・マルチトーン混変調歪み

・ノイズパワーレシオ(NPR)

・隣接チャンネルリーケージレシオ(ACLR) ：通信分野で重要

・ノイズフィギュア(NF)

・セトリング時間

・過電圧リカバリ時間

量子化雑音

41

Nbitの量子化（デジタル化）により、アナログ入力信号とデジタル出力の間に誤差が生じる。

これを量子化誤差といい、本来の信号にないランダムノイズおよび高調波歪を発生させる。

量子化誤差のrms＝1

3

𝑞

2=

𝑞

12

のこぎり波状に発生する

デジタル出力

アナログ入力

デジタル出力アナログ入力

アナログサイン波を量子化

量子化誤差

q=1LSB

Nビット量子化による理論SNR


N bit量子化雑音により SNR=6.02N+1.76 (dB) となる理由

0

FS=𝒒𝟐𝑵

・FS入力=V(t)=𝒒𝟐𝑵

𝟐𝒔𝒊𝒏 𝟐𝝅𝒇𝒕

・サイン波のrms(実効値）=𝟏

𝟐(𝒒𝟐𝑵

𝟐)

・量子化ノイズのrms（実効値）=𝒒

𝟏𝟐

・SNR=20𝑳𝒐𝒈𝟏𝟎𝑭𝑺サイン波の𝒓𝒎𝒔値量子化ノイズの𝒓𝒎𝒔値

=20𝑳𝒐𝒈𝟏𝟎𝟐𝑵+20𝑳𝒐𝒈𝟏𝟎

𝟑

𝟐

SNR=6.02N + 1.76 (dB)DC～fs/2(ナイキスト周波数）帯域で測定される

12bit 4.096VフルスケールADCの例

1LSB q=1mvなので

・FSサイン波の実効値=0.707x2.048=1.45v rms

・量子化ノイズrms=1mv/√12=289μv rms

・SNR=20LOg1.45

289𝑥10−6= 74 (𝑑𝐵)

q=1LSB

有効ビット(ENOB)

43

有効ビット(ENOB)=𝑺𝑵𝑹 𝒅𝑩 −𝟏.𝟕𝟔𝒅𝑩

𝟔.𝟎𝟐(bit)

ADCの特性評価でSNRを有効ビット数で示す場合もある。

雑音、ジッタでSNRおよび有効ビット数は影響される。また信号周波数特性を有する

Effective number of bit


有効ビット(bit)

フルスケール入力信号の周波数特性

-3dBフルスケール入力時の有効ビット周波数特性

-20dB/FS入力時の有効ビット周波数特性

(dB)

アナログ入力信号周波数 (Hz)

ACダイナミック特性はFFT解析による

44AD4940データシート ADI

ADCのFFT解析例20KHzスペクトラム

フルスケール(FS)

入力信号レベル

ｽﾌﾟﾘｱｽﾌﾘｰﾀﾞｲﾅﾐｯｸﾚﾝｼﾞ最大ｽﾌﾟﾘｱｽ

ﾚﾍﾞﾙ

レベル(d

B)

fs/2周波数

2次歪 3次歪

ノイズおよびSNR

ADC/DACのACダイナミック特性は、FFT演算により得た周波数（スペクトル）データから解析される

アナログ入力

fa

fS

NbitADC


M wordﾊﾞｯﾌｧメモリ

M pointFFT解析 M/2本のスペクトル

出力

M/2 bin

DSP:デジタル信号処理

デジタル信号処理では、様々な偽データを生ずる可能性がある。理屈を理解しておこう。

FFT:高速フーリエ変換

Fast Fourier Transform

エイリアシングエラー(折り返し誤差）

45

横軸を周波数とする横長透明用紙上に

サンプリング周波数fsとし、ナイキスト周波数

ｆs/2のx n倍周波数で交互に用紙を折り返す。

そして透視すると、fs/2以上の信号は

0～fs/2の周波数帯域に折り返され観測される

サンプリング周波数をfsとすると、fs/2をナイキスト周波数という。

このナイキスト周波数fs/2以上の入力信号は帯域内に折り返される。

1M

25M

12M

1MHz

(5M) (8M)ｴｲﾘｱｼﾝｸﾞｴﾗｰ

fsfs/2 3fs/2 2fs0

1MHz

10M 20M 30M 40M

12MHz

25MHz

fs=20Mspsでサンプリングした時のエイリアシングエラー

レベル

Aliasing Error

FFTポイント数でノイズフロワーが変わる

46

下記データは何ポイントのFFT結果か？

SNR=86.4dB,ノイズフロワーが-120dBなのでFFTプロセッシングゲインが120-86.4=33.6dB

よって、4096ポイントFFTデータ

このノイズ成分には・真のノイズ（これだけを測りたい）・量子化ノイズ・クロックアパチャジッタ影響・折り返しノイズ・FFTプロセッシングによる影響・データウインドウの影響などが重畳されている。

FFTプロセッシングゲイン(dB)=10log10(M/2)

M:FFTポイント数M=1024 27dBM=2048 30dBM=4096 33dB

SNR

FFTﾌﾟﾛｾｯｼﾝｸﾞｹﾞｲﾝ

N bit量子化によるSNR

ＦＦＴ解析によるSNRとノイズフロワー


12bit量子化による、SNRとノイズフロワーの関係 N:12 bitM:4096 FFTポイント数

SNR

FFTﾌﾟﾛｾｯｼﾝｸﾞ・ｹﾞｲﾝ

ADCフルスケール(rms）

Bin 周波数スペクトル間隔ナイキスト周波数

量子化雑音によるSNR

FFTノイズフロワー

SFDR (dBcまたはdBFS)

最大スプリアスレベル

Signal to Noise ratio

12bit

量子化雑音によるSFDRへの影響


理想12bit 量子化におけるSFDR特性をシミュレーションで見てみる。

サンプリング周波数と発生信号周波数の関係でSFDR（最大スプリアスレベル）が異なる。

量子化雑音をランダム化するため、ディザ（微小ランダム雑音）を信号に重畳する場合もある

量子化雑音がランダムに拡散量子化雑音が高調波歪成分へ集中

SFDR-76dB

SFDR-90dB

Spurious free dynamic range

どちらもSNR値は同じ

FFT解析：リーケージ、サイドロープ発生なし

49

データウィンドウ(FFT解析ポイント数）に整数のサイン波サイクル数を有するとき、信号周波数は

binの中心となり、左右にサイドロープは生じない

周期関数周期関数データウィンドウ

このウィンドウ内データでFFT演算

時間

ウィンドウ両端でデータが連続している

例M=1024ポイントfs=1.024MHzfs/2=512KHzBIN本数：512本BIN分解能：1KHz


𝒇𝒊𝒏𝒇𝑺

=𝑴𝑪

𝑴

Mc：データウィンドウ内の信号サイクル数

M:レコード長（FFTポイント数）

サイン波信号

周波数

1本のスペクトラムのみ

サンプリング周波数

信号周波数100KHz

99KHz 101KHz

ADC試験ではコヒーレントサンプリングで

50

FFT解析を用いたADCダイナミック試験では、試験サイン波信号周波数とサプリング

クロック周波数の同期をとり、下記式を満たすコヒーレントサンプリングを行う。

コヒーレントサンプリングでは、基本波、高調波信号は1本のbinに集中し、サイドロープは

生じなくなる。

Coherent sampling

例M=1024ポイントfs=1.024MHzfs/2=512KHzBIN本数：512本BIN分解能：1KHzfin=100KHz Mc=100


fin

DC成分は除く

𝑓𝑠2周波数

2次歪み

4次歪み3次歪み

振幅(dB)

512本のBIN

512KHz

100KHz

99KHz 101KHz1KHz

すなわち周波数分解能 1KHz

ナイキスト周波数

𝑓𝑖𝑛𝑓𝑠

=𝑀𝐶

𝑀 FFTポイント数=2n

例：1024,4096などサンプリング周波数

信号周波数

素数

データウインドウ内の信号サイクル数

FFT解析：リーケージ、サイドロープの発生

51

データウィンドウ内に信号成分が非整数のサイン波サイクル数となる場合、信号の左右に大きなサイドロープを生じる

周期関数周期関数データウィンドウ

この間のデータをFFT演算

両端が連続しないため切り取り誤差（リーケージエラー）発生

時間



≠𝑴𝑪

𝑴

Mc：データウィンドウ内の

信号サイクル数

M:レコード長（FFTポイント数）

サイン波信号

周波数

1本のスペクトラムにならない

サイドロープ

100KHz 101KHz例M=1024ポイントfs=1.024MHzfs/2=512KHzBIN本数：512本BIN分解能：1KHz

fin周波数が100K～101KHzにあると

FFT解析：窓関数（ウインドウ）の使用


信号周波数とサンプリングクロックが非同期の場合、通常は窓関数を掛けた上で、

FFT解析を行う。窓関数処理により大きなサイドロープは改善される。

代表的な窓関数周波数スペクトル

HANNING

MINIMUM 4-TERM

BLACKMAN HARRISM=1014

M=1014

入力信号

窓関数

窓関数がかけられた信号

データウィンドウ

窓関数処理

Window function

非コヒレーントサンプリング

53

サンプリング周波数fs,信号周波数finが𝑓𝑖𝑛𝑓𝑠

=𝑀𝐶

𝑀の関係にあると、

信号スペクトラム左右にスペクトラムの広がり（リーケージ）を発生する。また高調波歪みの左右にも

リーケージが発生。このため、Hanning窓では、基本波信号成分は、fin±25BinのスペクトルのRSS(2乗

和のルート）で求め、高調波も±3BinのRSSから求める。DC成分は6Binを除外し、THDやTHD+N計算


DC除去:6 bins

各高調波:±3 bins

基本波信号・HANNING窓：±25 bins・MINIMUM 4-TERM

BLACKMAN HARRIS窓:：±10 bins

基本波、高調波は下記サイドロープbinを含めてRSS計算


≠𝑴𝑪

𝑴

RSS(Root Square Sum)二乗和平方根

窓関数（ウインドウ）の使用した

ADCのSNR劣化要因


ADCのSNRを決める要素

fa：アナログ入力周波数（フルスケールサイン波）

tjrms：ADCのサンプリングクロックジッタ（ADC内部ジッタ＋外部クロックジッタ）

ε：ADCの平均DNL（微分非直線性）

N：ADCのビット数

Vn rms：ADC入力等価雑音電圧

SNR=-20𝑙𝑜𝑔10 2π × 𝑓𝑎 × 𝑡𝑗 𝑟𝑚𝑠2+

2

3

1+𝜖

2𝑁

2+

2× 2×𝑉𝑛 𝑟𝑚𝑠

2𝑁

2

サンプリングクロックジッタ ADCの量子化ノイズ、DNL

信号ノイズ

もし、tj=0, ε=0, Vn rms=0とした理想ADCにおいて

SNR=6.02N + 1.76 (dB)

アパチャ・ジッタ


クロックの時間的揺らぎ（ジッタ）がノイズを増加

サンプリングクロックの時間的ゆらぎやバラツキ(アパチャ・ジッタ）は、

入力信号のサンプリング点を変化させSNRを劣化させる。

アナログ入力周波数が高いほど受ける影響は大きい。

入力周波数高い時

サンプリングされた信号

ジッタ

入力周波数低い時

サンプリングされた信号

ジッタ

Aperture jitter

ホールド

サンプル

Δ𝒕𝒓𝒎𝒔=アパチャジッタ

アナログ入力

信号の傾き=𝒅𝑽

𝒅𝒕

Δ𝑽𝒓𝒎𝒔=アパチャジッタ誤差

サンプリングにて時間バラツキが電圧バラツキに変換される。

（時間）

（電圧）

SNR劣化大きい

サンプリングクロックジッタの影響

56

ジッタ tj≒4psクロック源

ジッタ tj≒50fsクロック源

サンプリングクロック周波数fs=90Msps

アナログ入力信号周波数fin=10MHz

Analog Dialogue Volume 42 Number 1

サンプリングクロックジッタが多くなると、信号周波数が高くなるほどノイズレベルが

上昇（SNR劣化）する。また信号レベルが高くなるほどノイズレベルが増加

ジッタ特性:アナログ入力周波数,SNR,有効ビットの関係

57

120

95

70

45

25

SNR

(d

BFS

)

10M 100M 1G 10G1M

フルスケールアナログ入力周波数 (Hz)

・サンプリングクロックジッタが1psあると、10bit精度だとアナログ入力周波数は100MHzまで、

12bit精度だと30MHzに、16bitだと2MHzに制限される。

・ジッタを抑えないと、SNRが低下（有効ビットの低下）となり、必要な分解能性能がでない

有効ビット(bit)

Analog Dialogue Volume 42 Number 1

1M 10M 100M 1G

1n

100p

10p

1p

100f

300p

30p

3p

300f

30f

フルスケールアナログ入力周波数 (Hz)

ジッタ

tj(s

ec)

アナログ基礎：ad/da編 - gunma...

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