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STITUTO POLITC

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ESCUELA SUPERIOR DE CMPUTO PRACTICA 1 DISEO DIGITAL EN VHDL SOFTWARE ispLEVER 1.4 GUIA DE USO DEL SOFTWARE EJEMPLO DE UNA COMPUERTA OR 1.1.- INTRODUCCIN Mediante el diseo de una compuerta OR se presenta una introduccin al uso del software ispLEVER Classic, de la empresa Lattice Semiconductor Corporation. En la prctica anterior, GUIA-00-ispLEVER se dieron los pasos para la descarga e instalacin del software. En la esta prctica se presentan los pasos para la implementacin de la primera prctica la cual consiste del diseo de una compuerta OR. Primeramente se ejecuta el software haciendo doble clic sobre el icono, ya sea que ste se encuentre sobre el escritorio o en el men de inicio de. La ventana que se abre es como la que se muestra a continuacin.

Figura ispL-01 Ahora desde el men File seleccionamos la opcin New Project

Figura sipL-02

Figura ispL-03 En Project Name se escribe el nombre deseado para el proyecto, en este caso escribimos COMPOR. En la sub-ventana de Design Entry Type seleccionamos la opcin VHDL y verificamos en la herramienta Sntesis Tool se encuentre marcada la opcin Synplify. Es importante seleccionar el directorio donde estamos creando el proyecto, en este ejemplo se cre un

directorio especial donde se crearan los ejemplos de clase, ese directorio es: F:\ispLEVERproject\myfirstproject01\. A continuacin seleccionamos la pestaa Siguiente. En la ventana que salta seleccionaremos el dispositivo con el cual ser implementada la prctica, en el presente caso el dispositivos a usar es la GAL22V10D.

Figura ispL-04 De la lista de dispositivos Family seleccionamos GAL Device. En Device seleccionamos la opcin GAL22V10D. Para la seleccin de los otros parmetros de la Figura ispL-04 es necesario revisar la hoja de datos, en particular la pgina donde se describe la matricula del dispositivo.

Figura ispL-05 El nmero de -10 escrito en Speed grade: (ns) representa el cdigo correspondiente a los tiempos de retardo del dispositivo seleccionado. Las letras B C o Dde la matricula corresponde a una clasificacin de los dispositivos respecto a los tiempos de retardo lo cual se encuentra en la hoja de

datos. A continuacin se da un clic en Siguiente y aparece la ventana mostrada en la siguiente Figura ispL-06.

Figura ispL-06 En el caso de que se desee agregar un cdigo fuente localizado en otro directorio seleccionamos Add Source para localizar la ubicacin. En caso contrario seleccionamos la pestaa Siguiente.

Figura ispL-07 En esta ventana aparecen resumidas las condiciones en la Figura ispL-04. A continuacin seleccionamos Finalizar.

A continuacin se tiene el rea de trabajo, del lado izquierdo en Source in Project se encuentran los todos los archivos que sern empleados en el proyecto. Para agregar el archivo VHDL, damos clic con el botn derecho sobre el nombre del dispositivo y seleccionamos New como se indica en la Figura ispL-08.

Figura ispL-08 En la ventana que aparece seleccionamos VHDL Module como se indica en la Figura ispL-09.

Figura ispL-09 Y hacemos clic sobre la pestaa OK. Con esto ser abre el editor de texto donde hemos de escribir el cdigo fuente de nuestro proyecto. En el men que aparece seleccionamos en File Name el nombre del archivo VHDL, al cual llamaremos comp-or. En Entity escribimos compor. Y en Architecture escribimos compor_funcional. En Port Name escribimos los nombre de los puertos de entrada y salida como se indica en le Figura ispL-10.

Figura ispL-10 Hacemos clic sobre la pestaa OK con lo cual se genera el esqueleto del archivo, como se muestra en la Figura ispL-11.

Figura ispL-11 Lo que sigue es rellenar el esqueleto de archivo mostrado en la Figura ispL-11. Por tratarse de una compuerta OR el cdigo es muy pequeo pero se sigue el estilo funcional. A continuacin completa el cdigo como se muestra en el siguiente listado.

_________________________________________________________________________ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity compor is port( A: in std_logic ; B: in std_logic ; Q: out std_logic ); -- Asignaciones de pines en la GAL attribute loc: string; --Asignacion mediante 'loc' attribute loc of A: signal is "p2"; attribute loc of B: signal is "p3"; attribute loc of Q: signal is "p23"; end compor; architecture comp_funcional of compor is begin opor: process(A,B) --Se ejecuta cuando A o B cambian begin if(A='0'and B='0') then Q