max 10 の汎用 i/o のユーザーガイドmax® 10 i/o の概要 1 2017.02.21 ug-m10gpio...

MAX 10の汎用 I/Oのユーザーガイド

Quartus Prime Design Suiteのための更新 16.0更新情報

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UG-M10GPIO2017.02.21

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目次

MAX® 10 I/Oの概要...........................................................................................1-1パッケージ別 MAX 10デバイスの I/Oリソース ............................................................................ 1-2MAX 10 I/Oバーティカル・マイグレーション・サポート......................................................... 1-3

MAX 10 I/Oのアーキテクチャと機能............................................................. 2-1MAX 10 I/O規格のサポート.................................................................................................................. 2-1

MAX 10 I/O規格の電圧およびピンのサポート................................................................... 2-5MAX 10の I/Oエレメント......................................................................................................................2-9

MAX 10 I/Oバンクのアーキテクチャ...................................................................................2-10MAX 10 I/Oバンクの配置.........................................................................................................2-11

MAX 10の I/Oバッファ........................................................................................................................2-14シュミット・トリガ入力バッファ.........................................................................................2-14プログラム可能な I/Oバッファ機能.................................................................................... 2-14

I/O規格の終端......................................................................................................................................... 2-22電圧リファレンス形式 I/O規格の終端処理....................................................................... 2-22差動 I/O規格の終端................................................................................................................... 2-23MAX 10オンチップ I/O終端................................................................................................... 2-25

MAX 10 I/Oデザインの考慮事項..................................................................... 3-1ガイドライン：VCCIO範囲における検討事項..................................................................................3-1ガイドライン：電圧リファレンス形式 I/O規格の制限............................................................... 3-2ガイドライン：LVTTL / LVCMOS入力バッファのクランプ・ダイオードを有効にする.. 3-3ガイドライン：LVDS I/O制約のルールへの準拠........................................................................... 3-4ガイドライン：I/O制約のルール........................................................................................................ 3-4ガイドライン：アナログ-デジタル・コンバータの I/O制約..................................................... 3-5ガイドライン：外部メモリ・インタフェース I/Oの制限........................................................... 3-9ガイドライン：兼用コンフィグレーション・ピン......................................................................3-10ガイドライン： MAX 10 E144パッケージのクロックおよびデータ入力信号.....................3-11

MAX 10 I/Oの実装ガイド.................................................................................4-1アルテラ GPIO ライト IPコア.............................................................................................................. 4-1

アルテラ GPIO ライト IPコアのデータ・パス....................................................................4-2ピン・マイグレーションの互換性の検証......................................................................................... 4-5

アルテラ GPIO ライト IPコアの参考資料......................................................5-1

目次-2

Altera Corporation

アルテラ GPIO ライトのパラメータ設定.......................................................................................... 5-1アルテラ GPIO ライトのインタフェース信号................................................................................. 5-5

MAX 10 汎用 I/Oユーザー・ガイドのアーカイブ........................................A-1

MAX 10汎用 I/Oユーザー・ガイドの改訂履歴............................................B-1

目次-3

Altera Corporation

MAX® 10 I/Oの概要 12017.02.21

UG-M10GPIO 更新情報フィードバック

MAX® 10の汎用 I/O（GPIO）システムは、I/Oエレメント（IOE）とアルテラ GPIO ライト IPコアから構成されています。• IOEには、デバイス外周部の I/Oバンクに配置されている双方向 I/Oバッファおよび I/Oレジスタが含まれます。

• アルテラ GPIO ライト IPコアは、ダブル・データ・レート I/O（DDIO）、遅延チェイン、I/Oバッファ、コントロール信号、およびクロックの駆動を含む、GPIOコンポーネントおよび機能をサポートします。

関連情報• 2-1ページの MAX 10 I/Oのアーキテクチャと機能

MAX 10 デバイスの I/Oのアーキテクチャと機能に関する情報を提供します。• 3-1ページの MAX 10 I/Oデザインの考慮事項

MAX 10デバイスの I/Oデザインガイドラインを提供します。• 4-1ページの MAX 10 I/Oの実装ガイド

MAX 10 デバイスで I/Oを実装するためのガイドラインを提供します。• 5-1ページのアルテラ GPIO ライト IPコアの参考資料

MAX 10 デバイスのアルテラ GPIO ライト IPコアのパラメータと信号を一覧表示します。• 6-1ページの MAX 10 汎用 I/Oユーザー・ガイドのアーカイブ以前のバージョンのアルテラ Altera GPIO Lite IPコアのユーザー・ガイドのリストを提供します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

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https://www.altera.com/servlets/subscriptions/alert?id=UG-M10GPIOmailto:[email protected]?subject=(UG-M10GPIO%202017.02.21)%20MAX%2010%20I/O%E3%81%AE%E6%A6%82%E8%A6%81%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82http://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

パッケージ別 MAX 10デバイスの I/Oリソース

表 1-1: MAX 10シングル電源デバイスのパッケージ・プラン

デバイス

パッケージ

タイプ M153

153 ピン MBGA

U169

169 ピン UBGA

E144

144 ピン EQFP

サイズ 8 mm × 8 mm 11 mm × 11 mm 22 mm × 22 mm

ボール・ピッチ

0.5 mm 0.8 mm 0.5 mm

10M02 112 130 10110M04 112 130 10110M08 112 130 10110M16 — 130 10110M25 — — 10110M40 — — 10110M50 — — 101

表 1-2: MAX 10デュアル電源デバイスのパッケージ・プラン

デバイス

パッケージ

タイプ V36

36 ピンWLCSP

V81

81 ピンWLCSP

U324

324 ピンUBGA

F256

256 ピンFBGA

F484

484 ピンFBGA

F672

672 ピン FBGA

サイズ 3 mm × 3mm

4 mm × 4mm

15 mm × 15mm

17 mm × 17mm

23 mm × 23mm

27 mm × 27 mm

ボール・ピッチ

0.4 mm 0.4 mm 0.8 mm 1.0 mm 1.0 mm 1.0 mm

10M02 27 — 160 — — —10M04 — — 246 178 — —10M08 — 56 246 178 250 —10M16 — — 246 178 320 —10M25 — — — 178 360 —10M40 — — — 178 360 50010M50 — — — 178 360 500

1-2 パッケージ別 MAX 10デバイスの I/OリソースUG-M10GPIO

2017.02.21

Altera Corporation MAX 10 I/Oの概要


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MAX 10 I/Oバーティカル・マイグレーション・サポート図 1-1: MAX 10デバイス・マイグレーションの範囲

• 矢印はマイグレーション・パスを表し、各バーティカル・マイグレーション・パスに含まれるデバイスが影付きで示されています。パッケージには、複数のマイグレーション・パスを持つものもあります。より少ない I/Oリソースを持つデバイスは、同じパス内でも明るい色で示されています。

• 同じマイグレーション・パス内の製品ラインで完全な I/Oマイグレーションを達成するには、I/O数が最も低い製品ラインに合わせて I/Oの使用を制限します。

DevicePackage

V36 V81 M153 U169 U324 F256 E144 F484 F672

10M02

10M04

10M08

10M16

10M25

10M40

10M50

注意: ピン・マイグレーションの互換性を確認するには、 Quartus® Primeソフトウェアの PinPlannerで Pin Migration Viewウィンドウを使用します。

関連情報4-5ページのピン・マイグレーションの互換性の検証

UG-M10GPIO2017.02.21 MAX 10 I/Oバーティカル・マイグレーション・サポート 1-3

MAX 10 I/Oの概要 Altera Corporation


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MAX 10 I/Oのアーキテクチャと機能 22017.02.21


MAX 10デバイスの I/Oシステムは様々な I/O規格をサポートしています。 MAX 10デバイスでは、I/Oピンはデバイス外周部の I/Oバンクに配置されています。I/Oピンならびに I/Oバッファは、いくつかのプログラム可能な機能を有します。関連情報1-1ページの MAX 10 I/Oの概要

MAX 10 I/O規格のサポートMAX 10デバイスは、シングル・エンド、電圧リファレンス形式シングル・エンドや、差動 I/O規格を含む、幅広い I/O規格をサポートしています。

表 2-1: MAX 10デバイスでサポートされる I/O規格

これらのデバイス・パッケージの以下に示す I/Oバンクでは、電圧リファレンス形式 I/O規格はサポートされていません。• 10M02の V36パッケージでの全ての I/Oバンク• 10M08の V81パッケージでの全ての I/Oバンク• 10M50の E144でのバンク 1Aと 1B

I/O規格タイプサポートされるデバイス

入力/出力適用規格サポート

入力出力

3.3 V LVTTL /3.3 V LVCMOS

シングル・エンド

すべてありあり汎用 JESD8-B

3.0 V LVTTL/3.0 VLVCMOS


すべてありあり汎用 JESD8-B

2.5 V LVCMOS シングル・エンド

すべてありあり汎用 JESD8-5



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ISO9001:2008登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

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入力出力





3.0 V PCI シングル・エンド

すべてありあり汎用 PCI Rev. 2.2

3.3 Vシュミット・トリガ


すべてあり — 汎用 —










SSTL-2 Class I 電圧リファレンス

すべてありあり DDR1 JESD8-9B

SSTL-2 Class II 電圧リファレンス

すべてありあり DDR1 JESD8-9B


すべてありあり DDR2 JESD8-15


すべてありあり DDR2 JESD8-15


すべてありあり DDR3 —


すべてありあり DDR3 —

SSTL-15 (1) 電圧リファレンス

すべてありあり DDR3 JESD79-3D

SSTL-135(1) 電圧リファレンス

すべてありあり DDR3L —

1.8 V HSTL Class I 電圧リファレンス

すべてありあり DDR II+、QDR II+、

RLDRAM 2

JESD8-6

(1) MAX 10 16、25、40、50デバイスでのみ使用可能

2-2 MAX 10 I/O規格のサポートUG-M10GPIO

2017.02.21

Altera Corporation MAX 10 I/Oのアーキテクチャと機能


mailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82



入力出力

1.8 V HSTL Class II 電圧リファレンス

すべてありあり DDR II+、QDR II+、

RLDRAM 2

JESD8-6


すべてありあり DDR II+、QDR II+、QDR II、

RLDRAM 2

JESD8-6


すべてありあり DDR II+、QDR II+、QDR II、

RLDRAM 2

JESD8-6


すべてありあり汎用 JESD8-16A


すべてありあり汎用 JESD8-16A

HSUL-12(1) 電圧リファレンス

すべてありあり LPDDR2 —

差動 SSTL-2 Class Iおよび Class II

差動すべてあり (2) あり (3) DDR1 JESD8-9B

差動 SSTL-18 ClassIおよび Class II

差動すべてあり(2) あり(3) DDR2 JESD8-15

差動 SSTL-15 ClassIおよび Class II

差動すべてあり(2) あり(3) DDR3 —

差動 SSTL-15 差動すべてあり(2) あり(3) DDR3 JESD79-3D

差動 SSTL-135 差動すべてあり(2) あり(3) DDR3L —

差動 1.8 V HSTLClass IおよびClass II

差動すべてあり(2) あり(3) DDR II+、QDR II+、

RLDRAM 2

JESD8-6


差動すべてあり(2) あり(3) DDR II+、QDR II+、QDR II、

RLDRAM 2

JESD8-6

(2) 入力は、差動入力を 2つのシングル・エンド入力として扱い、それらのうち 1つのみをデコードします。

(3) 出力は、2つのシングル・エンド出力バッファを、2番目の出力バッファを反転させてプログラミングした状態で使用します。

UG-M10GPIO2017.02.21 MAX 10 I/O規格のサポート 2-3

MAX 10 I/Oのアーキテクチャと機能 Altera Corporation





入力出力


差動すべてあり(2) あり(3) 汎用 JESD8-16A

差動 HSUL-12 差動すべてあり(2) あり(3) LPDDR2 —

LVDS（専用） (4) 差動すべてありあり — ANSI/TIA/EIA-644

LVDS （エミュレーション、外部抵抗）

差動すべて — あり — ANSI/TIA/EIA-644

Mini-LVDS（専用）(4)

差動すべて — あり — —

Mini-LVDS（エミュレーション、外部抵抗）

差動デュアル電源デバイス

— あり — —

RSDS（専用）(4) 差動すべて — あり — —

RSDS（エミュレーション、外部抵抗、1R）


— あり — —


差動すべて — あり — —

PPDS（専用）(4) 差動デュアル電源デバイス

— あり — —

PPDS （エミュレーション、外部抵抗）


— あり — —

LVPECL 差動すべてあり — — —Bus LVDS 差動すべてありあり (5) — —

(4) 専用 LVDSトランスミッタは、下側の I/Oバンクでのみ使用できます。LVDSレシーバは、すべての I/Oバンクで使用できます。

(5) 出力は、2つのシングル・エンド出力バッファを、2番目の出力バッファを反転させてプログラミングした状態で使用します。単独の直列抵抗が必要です。

2-4 MAX 10 I/O規格のサポートUG-M10GPIO

2017.02.21






入力出力

TMDS 差動デュアル電源デバイス

あり — — —

Sub-LVDS 差動デュアル電源デバイス

ありあり(6) — —

SLVS 差動デュアル電源デバイス

ありあり(7) — —

HiSpi 差動デュアル電源デバイス

あり — — —

関連情報• 2-14ページの MAX 10の I/Oバッファ使用可能な I/Oバッファタイプとサポートされている I/O規格に関する詳細情報を提供します。

• LVDS Transmitter I/O Termination Schemes, MAX 10 High-Speed LVDS I/O User Guide

MAX 10 I/O規格の電圧およびピンのサポート

表 2-2: MAX 10 I/O規格の電圧レベルおよびピンのサポート

注意: 各ピン・タイプがサポートする I/O規格は、そのピンの I/Oバンクがサポートする I/O規格に依存します。例えば、下側の I/Oバンクだけが、LVDS（専用）I/O規格をサポートします。デバイス下側の I/Oバンクでピンが使用可能な場合のみ、PLL_CLKOUTピンに対してLVDS（専用）I/O規格を使用することができます。使用するデバイスのピンの I/Oバンクの位置を確認するには、お使いのデバイスのピン・アウト・ファイルをチェックしてください。

(6) 外部終端抵抗が必要です。(7) 出力は、2つのシングル・エンド出力バッファをエミュレーション差動出力として使用します。外部終端抵抗が必要です。

UG-M10GPIO2017.02.21 MAX 10 I/O規格の電圧およびピンのサポート 2-5



https://documentation.altera.com/#/link/sam1394433606063/sam1394436219455/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

I/O規格VCCIO（V）

VREF（V）ピン・タイプ・サポート

入力出力 PLL_CLKOUT

MEM_CLK CLK DQS ユーザー I/O

3.0 V LVTTL/3.0 V LVCMOS

3.3/3.0/2.5

3.3 — ありありありありあり

3.0 V LVTTL/3.0 V LVCMOS

3.0/2.5 3.0 — ありありありありあり

2.5 V LVCMOS 3.0/2.5 2.5 — ありありありありあり1.8 V LVCMOS 1.8/1.5 1.8 — ありありありありあり1.5 V LVCMOS 1.8/1.5 1.5 — ありありありありあり1.2 V LVCMOS 1.2 1.2 — ありありありありあり3.0 V PCI 3.0 3.0 — ありありありありあり3.3 Vシュミット・トリガ

3.3 — — — — ありあり (8) あり


2.5 — — — — ありあり(8) あり


1.8 — — — — ありあり(8) あり


1.5 — — — — ありあり(8) あり

SSTL-2 Class I 2.5 2.5 1.25 ありありありありありSSTL-2 Class II 2.5 2.5 1.25 ありありありありありSSTL-18 Class I 1.8 1.8 0.9 ありありありありありSSTL-18 Class II 1.8 1.8 0.9 ありありありありありSSTL-15 Class I 1.5 1.5 0.75 ありありありありありSSTL-15 Class II 1.5 1.5 0.75 ありありありありありSSTL-15 1.5 1.5 0.75 ありありありありありSSTL-135 1.35 1.35 0.675 ありありありありあり1.8 V HSTL ClassI

1.8 1.8 0.9 ありありありありあり

1.8 V HSTL ClassII


1.5 V HSTL ClassI


(8) 双方向 — LVTTL出力にシュミット・トリガ入力を使用します。

2-6 MAX 10 I/O規格の電圧およびピンのサポートUG-M10GPIO

2017.02.21








1.5 V HSTL ClassII


1.2 V HSTL ClassI


1.2 V HSTL ClassII


HSUL-12 1.2 1.2 0.6 ありありありありあり差動 SSTL-2 ClassIおよび Class II

— 2.5 — ありあり — あり —2.5 — 1.25 — — ありあり —

差動 SSTL-18Class IおよびClass II

— 1.8 — ありあり — あり —1.8 — 0.9 — — ありあり —

差動 SSTL-15Class IおよびClass II

— 1.5 — ありあり — あり —1.5 — 0.75 — — ありあり —

差動 SSTL-15— 1.5 — ありあり — あり —1.5 — 0.75 — — ありあり —

差動 SSTL-135— 1.35 — ありあり — あり —

1.35 — 0.675 — — ありあり —差動 1.8 V HSTLClass IおよびClass II

— 1.8 — ありあり — あり —1.8 — 0.9 — — ありあり —


— 1.5 — ありあり — あり —1.5 — 0.75 — — ありあり —


— 1.2 — ありあり — あり —1.2 — 0.6 — — ありあり —

差動 HSUL-12— 1.2 — ありあり — あり —1.2 — 0.6 — — ありあり —

LVDS（専用） 2.5 2.5 — ありありあり — ありLVDS （エミュレーション、外部抵抗）

— 2.5 — ありあり — — あり

UG-M10GPIO2017.02.21 MAX 10 I/O規格の電圧およびピンのサポート 2-7








Mini-LVDS（専用）

— 2.5 — ありあり — — あり

Mini-LVDS（エミュレーション、外部抵抗）

— 2.5 — ありあり — — あり

RSDS（専用） — 2.5 — ありあり — — ありRSDS（エミュレーション、外部抵抗、1R）

— 2.5 — ありあり — — あり


— 2.5 — ありあり — — あり

PPDS（専用） — 2.5 — ありあり — — ありPPDS （エミュレーション、外部抵抗）

— 2.5 — ありあり — — あり

LVPECL 2.5 — — — — あり — —Bus LVDS 2.5 2.5 — — — — — ありTMDS 2.5 — — — — あり — ありSub-LVDS 2.5 1.8 — ありありあり — ありSLVS 2.5 2.5 — ありありあり — ありHiSpi 2.5 — — — — あり — あり

関連情報• MAX 10 Device Pin-Out Files• 2-1ページの MAX 10 I/O規格のサポート• 2-11ページの MAX 10 I/Oバンクの配置• MAX 10 LVDS SERDES I/O Standards Support• MAX 10 High-Speed LVDS I/O Location

2-8 MAX 10 I/O規格の電圧およびピンのサポートUG-M10GPIO

2017.02.21



http://www.altera.com/literature/lit-dp.jsp?category=MAX%2010&showspreadsheet=yhttps://documentation.altera.com/#/link/sam1394433606063/sam1394435423058/ja-jphttps://documentation.altera.com/#/link/sam1394433606063/sam1394435527006/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

MAX 10の I/OエレメントMAX 10の I/Oエレメント（IOE）は、双方向 I/Oバッファ 1つ、および入力、出力、出力イネーブルの信号を格納するレジスタ 5つを含み、エンベデッド双方向 SDR（Single Data Rate）ならびに DDR（Double Data Rate ）転送を完成させます。I/Oは、I/Oバンクごとに 4つの I/Oモジュールのグループに分けられます。• MAX 10デバイスでは、VREF、RUP、RDN、CLKPIN、PLLCLKOUT、およびコンフィギュレーション・ピンとテスト・ピンは、ユーザー I/Oピンと共用

• シュミット・トリガ入力バッファは、全ての I/Oバッファで使用可能各 IOEは、入力レジスタを 1つ、出力レジスタを 2つ、出力イネーブル（OE）レジスタを 2つ含みます。• 2つの出力レジスタと 2つの OEレジスタは DDRアプリケーションに使用される• 入力レジスタを高速セットアップ時間に、出力レジスタを高速クロック - 出力時間に使用できる

• OEレジスタを高速クロック - 出力イネーブル時間に使用できるIOEは入力、出力、または双方向データ・パス向けに使用できます。I/Oピンはさまざまなシングル・エンドや差動の I/O規格をサポートしています。

UG-M10GPIO2017.02.21 MAX 10の I/Oエレメント 2-9




図 2-1: 双方向コンフィギュレーションでの IOEストラクチャ

D Q

ENA

D Q

ENA

VCCIO

VCCIO

Optional PCI Clamp

ProgrammablePull-UpResistor

Bus HoldInput Pin toInput Register

Delayor Input Pin to

Logic Array Delay

OutputPin Delay

clkin

oe_in

data_in0

data_in1

sclr/preset

Chip-Wide Reset

aclr/prn

oe_out

clkout

OE

OE Register

Current Strength ControlOpen-Drain Out

Columnor Row

Interconnect

io_clk[5..0]

Slew Rate Control

ACLR/PRN

ACLR/PRN

Output Register

D Q

ENA

ACLR/PRN

Input Register

関連情報MAX 10 Power Management User Guide異なる電源サイクルおよびホットソケットでの I/Oバッファに関する詳細情報を提供します。

MAX 10 I/OバンクのアーキテクチャI/Oエレメントは、各 I/Oバンクに 4つのモジュールのグループで配置されています。• 高速 DDR3 I/Oバンク — さまざまな I/O規格と DDR3を含むプロトコルをサポートします。これらの I/Oバンクはデバイスの右側でのみ使用可能です。

• 高速 I/Oバンク — さまざまな I/O規格と DDR3を除くプロトコルをサポートします。これらの I/Oバンクはデバイスの上側、左側、下側で使用可能です。

• 低速 I/Oバンク — デバイスの左上に配置されている低速の I/Oバンクです。

2-10 MAX 10 I/OバンクのアーキテクチャUG-M10GPIO

2017.02.21



https://documentation.altera.com/#/link/myt1393986555723/myt1393987293874/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

I/Oピンのサポートについて詳しくは、使用しているデバイスのピンアウト・ファイルを参照してください。関連情報MAX 10 Device Pin-Out Files

MAX 10 I/Oバンクの配置I/Oバンクはデバイスの外周部に配置されています。各デバイス・パッケージで使用可能なモジュラー I/Oバンクについて詳しくは、それぞれのデバイスのピンアウト・ファイルを参照してください。

図 2-2: MAX 10 02デバイスの I/Oバンク（暫定版）

1

2 5

6

3

8

VREF1

VCCIO8VREF8

VCCIO1

VCCIO5VCCIO2

VCCIO3 VREF3

VCCIO6

VREF6

VREF2 VREF5

Low Speed I/O

High Speed I/O

UG-M10GPIO2017.02.21 MAX 10 I/Oバンクの配置 2-11



http://www.altera.com/literature/lit-dp.jsp?category=MAX%2010&showspreadsheet=ymailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 2-3: MAX 10 04および 08デバイスの I/Oバンク（暫定版）

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O

2-12 MAX 10 I/Oバンクの配置UG-M10GPIO

2017.02.21




図 2-4: MAX 10 16、25、40、50デバイスの I/Oバンク（暫定版）

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O

High Speed DDR3 I/O

OCT

関連情報• MAX 10 Device Pin-Out Files• High-Speed I/O Specifications低速および高速 I/Oバンク内のさまざまな I/O規格のパフォーマンス情報を提供します。

UG-M10GPIO2017.02.21 MAX 10 I/Oバンクの配置 2-13



http://www.altera.com/literature/lit-dp.jsp?category=MAX%2010&showspreadsheet=yhttps://documentation.altera.com/#/link/mcn1397700832153/mcn1398043804031/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

MAX 10の I/OバッファMAX 10デバイスの汎用 I/O（GPIO）は、LVDS I/OバッファとDDR I/Oバッファから構成されています。

表 2-3: MAX 10デバイスの GPIOバッファのタイプ

LVDS I/O バッファ DDR I/O バッファ

• 差動およびシングル・エンド I/O規格をサポート

• デバイス下側の I/Oバンクでのみ使用可能• LVDSでは、下部の I/Oバンクが LVDSトランスミッタ、エミュレーション LVDSトランスミッタ、および LVDSレシーバ・バッファをサポート

• 差動およびシングル・エンド I/O規格をサポート

• デバイス左側、右側、上側の I/Oバンクで使用可能

• LVDSでは、DDR I/Oバッファは LVDSレシーバおよびエミュレーション LVDSトランスミッタ・バッファのみをサポート

• DDRでは、デバイス右側の DDR I/Oバッファのみが DDR3外部メモリ・インタフェースをサポート。DDR3は、 MAX 10 16、25、40、50デバイスでのみサポートされる

関連情報• 2-1ページの MAX 10 I/O規格のサポート• LVDS Transmitter I/O Termination Schemes, MAX 10 High-Speed LVDS I/O User Guide

シュミット・トリガ入力バッファMAX 10デバイスは、選択可能なシュミット・トリガ入力バッファをすべての I/Oバンクに搭載しています。シュミット・トリガ入力バッファの VILと VIHは LVTTL I/O規格と類似していますが、より強いノイズ耐性を有しています。シュミット・トリガ入力バッファは、コンフィギュレーション・モード時にデフォルトの入力バッファとして使用されます。関連情報MAX 10 Device Datasheet

プログラム可能な I/Oバッファ機能MAX 10の I/Oバッファは、幅広い、プログラム可能な機能を提供します。これらの機能により、I/O使用の柔軟性を高め、また、プルアップ抵抗やダイオードといった外部ディスクリート・コンポーネントの使用量を削減するための選択肢を提供します。

2-14 MAX 10の I/OバッファUG-M10GPIO

2017.02.21



https://documentation.altera.com/#/link/sam1394433606063/sam1394436219455/ja-jphttps://documentation.altera.com/#/link/mcn1397700832153/mcn1397643748870/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

表 2-4: MAX 10 でサポートされるプログラマブル I/Oバッファ機能および設定のまとめ

機能 Setting 条件アサインメント名サポートされる I/O規格

オープン・ドレイン

On、Off（デフォルト）

この機能を有効にするには OPNDRNプリミティブを使用する

—

• 3.0 V、3.3 V LVTTL• 1.2 V、1.5 V、1.8 V、2.5 V、

3.0 V、3.3 V LVCMOS• SSTL-2、SSTL-18、

SSTL-15、SSTL-135• 1.2 V、1.5 V、1.8 V HSTL• HSUL-12• 3.0 V PCI

Bus-Hold On、Off（デフォルト）

ウィーク・プルアップ抵抗機能を使用する場合にはディセーブルされる

Enable Bus-Hold Circuitry

プルアップ抵抗

On、Off（デフォルト）

バス・ホールド機能を使用する場合にはディセーブルされる

Weak Pull-UpResistor

Slew RateControl

0（低速）、1（中程度）、

2（高速）。デフォルトは 2

OCTを使用する場合にはディセーブルされる

Slew Rate • 3.0 V LVTTL• 1.2 V、1.5 V、1.8 V、2.5 V、および 3.0 V LVCMOS

• SSTL-2、SSTL-18、SSTL-15

• 1.2 V、1.5 V、1.8 V HSTL• 差動 SSTL-2、差動

SSTL-18、差動 SSTL-15• 差動 1.2 V、1.5 V、1.8 V

HSTL

PCI ClampDiode

On (入力ピンに対してデフォルト)、Off( 3.0 V PCI以外の出力ポートに対してデ

フォルト)

— PCI I/O • 3.0 V、3.3 V LVTTL• 2.5 V、3.0 V、3.3 V LVCMOS• 3.0 V PCI• 2.5 V、3.0 V、3.3 Vシュミット・トリガ

UG-M10GPIO2017.02.21 プログラム可能な I/Oバッファ機能 2-15




機能 Setting 条件アサインメント名サポートされる I/O規格

プリエンファシス

0（ディセーブル）、1（イネーブル）。デフ

ォルトは 1

— ProgrammablePre-emphasis

• LVDS• RSDS• PPDS• Mini-LVDS

差動出力電圧

0（低）、1（中）、2（高）。デフォルトは

2

— ProgrammableDifferentialOutput Voltage(VOD)

プログラマブル・オープン・ドレイン各 I/Oピンのオプションのオープン・ドレイン出力は、オープン・コレクタ出力に相当します。オープン・ドレインとしてコンフィギュレーションされた場合、出力のロジック値は High-Zまたはロジック Lowのいずれかになります。信号をロジック Highに引き上げるには、外部レジスタを使用します。

プログラマブル・バス・ホールド各 I/Oピンはオプションのバス・ホールド機能を提供します。これはコンフィギュレーション後にのみアクティブになります。デバイスがユーザー・モードに入ると、バス・ホールド回路は、コンフィギュレーション終了時にピンに生じた値をキャプチャします。バス・ホールド回路は、次の入力信号が生じるまでピンの状態を保持します。このため、バスをトライ・ステートにする場合に信号レベルを保つ外部プルアップまたはプルダウン抵抗が不要になります。各 I/Oピンで、バス・ホールド回路で駆動されないピンを個別に指定し、ノイズにより意図しない高周波スイッチングを引き起こす恐れのある入力しきい値電圧から引き離すことができます。信号のオーバードライブを防止するために、バス・ホールド回路は VCCIOレベルより低い電圧レベルで I/Oピンを駆動します。バス・ホールド機能をイネーブルした場合には、プログラマブル・プルアップ・オプションが使用できません。差動信号向けに I/Oピンをコンフィギュレーションするには、バス・ホールド機能をディセーブルします。

プログラマブル・プルアップ抵抗各 I/Oピンは、ユーザー・モード時にオプションのプログラマブル・プルアップ抵抗を提供します。プルアップ抵抗は、I/Oを微弱な電流で VCCIOレベルに保持します。ウィーク・プルアップ抵抗をイネーブルした場合には、バス・ホールド機能を使用できません。

プログラマブル・ドライブ能力プログラマブル・ドライブ能力を使用して、長い伝送経路またはレガシー・バックプレーンに起因する High信号減衰による影響を緩和することができます。

2-16 プログラマブル・オープン・ドレインUG-M10GPIO

2017.02.21




表 2-5: MAX 10 デバイスのプログラマブル・ドライブ能力設定各 MAX 10 デバイス I/Oピンの出力バッファは、このテーブルにリストされた I/O規格向けにプログラマブル・ドライブ能力コントロールを有します。

I/O規格 IOH / IOLドライブ能力設定（mA）

（太字はデフォルト設定）

3.3 V LVCMOS 23.3 V LVTTL 8、43.0 V LVTTL/3.0 V LVCMOS 16、12、8、42.5 V LVTTL/2.5 V LVCMOS 16、12、8、41.8 V LVTTL/1.8 V LVCMOS 16、12、10、8、6、4、21.5 V LVCMOS 16、12、10、8、6、4、21.2 V LVCMOS 12、10、8、6、4、2SSTL-2 Class I 12、8SSTL-2 Class II 16SSTL-18 Class I 12、10、8SSTL-18 Class II 16、12SSTL-15 Class I 12、10、8SSTL-15 Class II 161.8 V HSTL Class I 12、10、81.8 V HSTL Class II 161.5 V HSTL Class I 12、10、81.5 V HSTL Class II 161.2 V HSTL Class I 12、10、81.2 V HSTL Class II 14BLVDS 16、12、8SLVS 16、12、8Sub-LVDS 12、8、4

注意: Intelは、特定のアプリケーションに最適なドライブ強度設定を決定するために、IBIS または SPICE シミュレーションを実行することを推奨します。

プログラマブル出力スルー・レート・コントロールプログラマブル・スルー・レート・コントロールには、0、1、2から選択可能な 3つの設定があり、2がデフォルトの設定です。0の設定は低速スルー・レートであり、2は高速スルー・レートです。

UG-M10GPIO2017.02.21 プログラマブル出力スルー・レート・コントロール 2-17




• 高速スルー・レート — 高性能システム向けに高速の遷移を提供する• 低速スルー・レート — システム・ノイズおよびクロストークをを軽減するが、立ち上がりおよび立ち下りエッジにノミナル遅延を追加する

表 2-6: MAX 10 デバイスのプログラマブル出力スルー・レート・コントロール

この表では、プログラマブル出力スルー・レート・コントロールをサポートするシングル・エンドの I/O規格およびドライブ能力設定をリストしています。プログラマブル・スルー・レート・コントロールをサポートしていない I/O規格およびドライブ能力設定では、デフォルト・スルー・レート設定は 2（高速スルー・レート）です。

I/O規格スルー・レート・コントロールをサポートする IOH / IOLドライブ能力

3.0 V LVTTL/3.0 V LVCMOS 16、12、82.5 V LVTTL/2.5 V LVCMOS 16、12、81.8 V LVTTL/1.8 V LVCMOS 16、12、81.5 V LVCMOS 16、12、10、81.2 V LVCMOS 12、10、8SSTL-2 Class I 12、8SSTL-2 Class II 16

SSTL-18 Class I 12、10、8SSTL-18 Class II 16、12SSTL-15 Class I 12、10、8SSTL-15 Class II 16

1.8 V HSTL Class I 12、10、81.8 V HSTL Class II 16



各 I/Oピンにスルー・レート・コントロールがあるので、スルー・レートをピンごとに指定できます。スルー・レート・コントロールは立ち上がりおよび立ち下りの両方のエッジに対して作用します。注意: Intelは、特定のアプリケーションに最適なドライブ強度設定を決定するために、IBISまた

は SPICEシミュレーションを実行することを推奨します。

2-18 プログラマブル出力スルー・レート・コントロールUG-M10GPIO

2017.02.21




プログラマブル IOE遅延プログラマブル IOE遅延をアクティブにすることにより、ホールド時間をゼロにし、セットアップ時間を最小にし、クロック - 出力時間を加増し、またはクロック入力信号を遅延することができます。この機能はバス内の信号間の不確実性を最小限に抑えるため、読み出しおよび書込みのタイミング・マージンを改善します。各ピンは、ピンから入力レジスタへの異なる入力遅延、あるいは出力レジスタから出力ピンへの遅延値を有することができ、これによりデバイスに入る、またはデバイスを出るバス内の信号が同じ遅延を有することを保障します。

表 2-7: プログラマブル遅延チェイン

プログラマブル遅延 Quartus Primeロジック・オプション

入力ピンからロジック・アレイへの遅延 Input Delay from Pin to Internal Cells入力ピンから入力レジスタへの遅延 Input Delay from Pin to Input Register出力ピンの遅延 Delay from Output Register to Output Pin兼用クロック入力ピンの遅延 Input Delay from Dual-Purpose Clock Pin to Fan-Out

Destinations

IOEでは入力がロジック・アレイに到達するためのパスが 2本あります。2本のパスそれぞれが異なる遅延を有すことができます。これにより、ピンからデバイス内の異なる 2つのエリアにある内部ロジック・エレメント（LE）レジスタまでの遅延が調整可能になります。 Quartus Primeソフトウェアで各パス向けに Input Delay from Pin to Internal Cellsロジック・オプションを指定して 2つの入力遅延の組み合わせを設定する必要があります。ピンで入力レジスタを使用する場合は、遅延のうち 1つが無視され、遅延は Quartus Primeソフトウェアで Input Delay from Pin toInput Registerロジック・オプションにセットされます。各 I/Oバンクの IOEレジスタは、機能のプリセットまたはクリア向けに同じソースを共有します。個別の IOEそれぞれにプリセットまたはクリアをプログラミングできますが、両方の機能を同時に使用することはできません。コンフィギュレーションの完了後に、レジスタをパワーアップ Highまたは Lowにプログラミングすることもできます。パワーアップ Lowにプログラミングした場合、非同期クリアでレジスタをコントロールできます。パワーアップ Highにプログラミングした場合、非同期プリセットでレジスタをコントロールできます。この機能により、パワーアップ時に他のデバイスのアクティブ Low入力を意図せずアクティブにすることを防ぎます。IOEの 1つのレジスタがプリセットまたはクリア信号を使用している場合で、その IOEの他のレジスタにプリセットまたはクリアが必要な場合には、それらのレジスタは同じ信号を使用する必要があります。関連情報• MAX 10 Device Datasheet• Timing Closure and Optimization chapter, Volume 2: Design Implementation and Optimization,

Quartus Prime Handbook入力ピンと出力ピンの遅延設定について詳しく説明します。

UG-M10GPIO2017.02.21 プログラマブル IOE遅延 2-19



https://documentation.altera.com/#/link/mcn1397700832153/mcn1397643748870/ja-jphttps://documentation.altera.com/#/link/mwh1410471376527/mwh1410471203263/ja-jphttps://documentation.altera.com/#/link/mwh1410471376527/mwh1410471203263/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

PCIクランプ・ダイオードMAX 10デバイスは、各 I/Oピンの入力および出力でイネーブルできるオプションの PCIクランプ・ダイオードを備えています。PCIクランプ・ダイオードは、 Quartus Primeソフトウェアで以下の I/O規格向けに使用可能です。• 3.3 V LVTTL/3.3 V LVCMOS• 3.0 V LVTTL/3.0 V LVCMOS• 2.5 V LVTTL/2.5 V LVCMOS• 3.0 V PCI• 3.3 Vシュミット・トリガ• 2.5 Vシュミット・トリガ

プログラマブル・プリエンファシス高速伝送信号の出力電流は、差動出力電圧（VOD）設定およびドライバの出力インピーダンスにより制限されます。高い周波数では、次のエッジの前にフル・レベルの VODに達するためにスルー・レートの速度が十分ではないことがあり、これがパターン依存ジッタを生じさせます。プリエンファシスは、スイッチング時に出力電圧を瞬間的に増幅し、出力スルー・レートを向上します。プリエンファシスは、出力信号の高周波数成分の振幅を増幅させます。この増幅により伝送ラインにおける周波数依存の減衰を補償します。余剰の電流によるオーバーシュートは、ステート・スイッチングの遷移中にのみ生じます。このオーバーシュートは信号の反射によるオーバーシュートとは異なり、出力スルー・レートを高めますがリンギングはしません。必要なプリエンファシスの量は、伝送ラインにおける高周波数成分の減衰に依存します。

図 2-5: プログラマブル・プリエンファシスを用いた LVDS出力

OUT

OUT

V OD

V P

V P

Voltage boostfrom pre-emphasis

Differential outputvoltage (peak–peak)

表 2-8: プログラマブル・プリエンファシス向け Quartus Primeソフトウェアのアサインメント

フィールドアサインメント

To tx_out

2-20 PCIクランプ・ダイオードUG-M10GPIO

2017.02.21




フィールドアサインメント

Assignment name Programmable Pre-emphasis

Allowed values 0（無効）、1（有効）。デフォルトは 1です。

プログラマブル差動出力電圧プログラマブル VOD設定により出力のアイ開口を調整し、トレース長と消費電力を最適化することができます。強い VODスイングはレシーバ端における電圧マージンを改善し、低い VODスイングは消費電力を削減します。

図 2-6: 差動 VOD以下の図に、差動 LVDS出力の VODを示します。

Single-Ended Waveform

Positive Channel (p)

Negative Channel (n)

Ground

Differential Waveform

p - n = 0 V

VCM

VOD

VOD

VOD

VOD (diff peak - peak) = 2 x VOD (single-ended)

差動信号の VODは、 Quartus Primeソフトウェアの Assignment Editorで VOD設定を変更することによって静的に調整できます。

表 2-9: Quartus Primeソフトウェア Assignment Editor — プログラマブル VODフィールドアサインメント

To tx_outAssignment name Programmable Differential Output Voltage (VOD)Allowed values 0（低）、1（中）、2（高）。デフォルトは 2です。

プログラマブル・エミュレーション差動出力MAX 10デバイスは、IOEのペアが双方向 I/Oピンを駆動する、エミュレーション差動出力をサポートします。エミュレーション差動出力機能は、以下の I/O規格でサポートされます。

UG-M10GPIO2017.02.21 プログラマブル差動出力電圧 2-21




• 差動 SSTL-2 Class Iおよび Class II• 差動 SSTL-18 Class Iおよび Class II• 差動 SSTL-15 Class Iおよび Class II• 差動 SSTL-15• 差動 SSTL-135• 差動 1.8 V HSTL Class Iおよび Class II• 差動 1.5 V HSTL Class Iおよび Class II• 差動 1.2 V HSTL Class Iおよび Class II• 差動 HSUL-12• LVDS 3R• Mini-LVDS 3R• PPDS 3R• RSDS 1Rおよび 3R• BLVDS• SLVS• Sub-LVDS

プログラマブル・ダイナミック・パワーダウンMAX 10 16、25、40、および 50デバイスは、スタティック電力の消費量を削減するために、数種の I/O規格向けにプログラマブル・ダイナミック・パワーダウン機能を備えています。これらのデバイスでは、以下の I/O規格向けに I/Oバッファにプログラマブル・ダイナミック・パワーダウン機能を適用することができます。• 入力バッファ — SSTL、HSTL、HSUL、LVDS• 出力バッファ — LVDS

関連情報MAX 10 Power Management User Guideプログラマブル・ダイナミック・パワーダウン機能の使用に関する詳細情報を提供します。

I/O規格の終端電圧リファレンス形式 I/O規格と差動 I/O規格には、異なる終端方法が必要です。3.3 V LVTTL、3.0 V LVTTLおよび LVCMOS、2.5 V LVTTLおよび LVCMOS、1.8 V LVTTLおよびLVCMOS、1.5 V LVCMOS、1.2 V LVCMOS、および 3.0 V PCI I/O規格では、JEDEC規格に準拠する推奨終端方法は規定されていません。

電圧リファレンス形式 I/O規格の終端処理電圧リファレンス形式の I/O規格では、入力リファレンス電圧（VREF）と終端電圧（VTT）が必要です。受信デバイスのリファレンス電圧は送信デバイスの終端電圧に追従します。

2-22 プログラマブル・ダイナミック・パワーダウンUG-M10GPIO

2017.02.21



https://documentation.altera.com/#/link/myt1393986555723/myt1393987293874/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 2-7: HSTL I/O規格の終端

HSTL Class I HSTL Class II

ExternalOn-Board

Termination

OCT with and withoutCalibration

VTT

50 Ω

50 Ω

VTT

50 Ω

VTT

50 Ω

Transmitter TransmitterReceiver Receiver

VTT

50 Ω

Transmitter Receiver

VTT

50 Ω

VTT

50 Ω


Series OCT

50 Ω

Series OCT25 Ω

VREFVREF

VREFVREF

Termination

50 Ω

50 Ω

50 Ω

図 2-8: SSTL I/O規格の終端

SSTL Class I SSTL Class II

ExternalOn-Board

Termination

OCT withand withoutCalibration

VTT

50 Ω25 Ω

VTT

50 Ω25 Ω

VTT

50 Ω

Transmitter TransmitterReceiver Receiver

VTT

50 Ω50 Ω


Series OCT

50 ΩVTT

50 Ω25 Ω

50 Ω

VTT

50 Ω


Series OCT

VREF VREF

VREFVREF

Termination

50 Ω 50 Ω

差動 I/O規格の終端通常、差動 I/O規格にはレシーバの 2つの信号間に終端抵抗が必要です。終端抵抗はバスの差動負荷インピーダンスと整合する必要があります。

UG-M10GPIO2017.02.21 差動 I/O規格の終端 2-23




図 2-9: 差動 HSTL I/O規格の終端

ExternalOn-Board

Termination

OCT

Series OCT

50 Ω

Differential HSTLTermination

Receiver

Receiver

50 Ω

50 Ω 50 Ω

50 Ω 50 Ω

50 Ω

50 Ω

50 Ω

Transmitter

Transmitter

VTT VTT

VTT VTT

図 2-10: 差動 SSTL I/O規格の終端

Differential SSTL Class I Differential SSTL Class II

ExternalOn-Board

Termination

OCT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

25 Ω

25 Ω


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

25 Ω

25 Ω

50 Ω 50 Ω

VTT VTT


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 Ω 50 Ω

VTT VTT

Series OCT25 Ω


50 Ω

50 Ω 50 Ω

50 Ω

VTT VTT

50 Ω

Series OCT

Termination

2-24 差動 I/O規格の終端UG-M10GPIO

2017.02.21




関連情報MAX 10 High-Speed LVDS I/O User Guide差動 I/O外部終端に関する詳細情報を提供します。

MAX 10オンチップ I/O終端MAX 10デバイスのオンチップ終端（OCT）ブロックは、I/Oインピーダンス・マッチングと終端機能を提供します。OCTは、信号品質の維持、ボード・スペースの節約、外部コンポーネント・コストの削減を実現します。MAX 10 デバイスは、シングルエンド出力ピンおよび双方向ピン向けにシリアル（RS）OCTをサポートします。双方向ピンでは、OCTは出力でのみアクティブです。

図 2-11: シングルエンド I/O終端（RS）

次の図は、 MAX 10 デバイスでサポートされるシングルエンドの終端方法を示しています。

RSZ 0 = 50 Ω

DriverSeries Termination

ReceivingDevice

VREF

表 2-10: MAX 10デバイスでサポートされる OCT手法

入力/出力 OCT手法サポートされるデバイス

サポートされる I/Oバンク

出力

キャリブレーションありの RSOCT

MAX 10 16、25、40、および 50デ

バイス

右側のバンクのみ

キャリブレーションなしの RSOCT

すべての MAX10デバイス

すべての I/Oバンク

OCTキャリブレーションOCTキャリブレーション回路は、出力バッファの総インピーダンスを RUPピンと RDNピンに接続された外部抵抗と比較します。この回路は、出力バッファ・インピーダンスを外部抵抗と一致するまで動的に調整します。各キャリブレーション・ブロックに、RUPピンと RDNピンのペアがあります。

UG-M10GPIO2017.02.21 MAX 10オンチップ I/O終端 2-25



https://documentation.altera.com/#/link/sam1394433606063/sam1394433911642/ja-jpmailto:[email protected]?subject=%20MAX%2010%20I/O%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10GPIO%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

キャリブレーションの間、RUPピンと RDNピンはそれぞれ外部 25 Ω、34 Ω、40 Ω、48 Ω、または50 Ω抵抗を介して、対応するオンチップ直列抵抗値 25 Ω、34 Ω、40 Ω、48 Ω、および 50 Ω向けに接続されます。• RUP—VCCIOに接続される• RDN—GNDに接続されるOCTキャリブレーション回路は、コンパレータを使用して外部抵抗を内部抵抗と比較します。OCTキャリブレーション・ブロックは、バッファ・インピーダンスを動的に調整するにあたってコンパレータの出力を使用します。キャリブレーション中、RUPピンと RDNピンの抵抗は変化します。外部キャリブレーション抵抗を介した最大電流を見積もるには、RUPおよび RDNピン上の最小抵抗を 0 Ωと仮定します。

MAX 10 デバイスの RS OCT

表 2-11: RS OCT向けに選択可能な I/O規格

次の表は、さまざまな I/O規格ごとにキャリブレーションありの、またはキャリブレーションなしの RS OCTの出力終端の設定をリストしています。• キャリブレーションありの RS OCT — MAX 10 16、25、40、および 50デバイスの右側の I/Oバンクでのみサポートされる

• キャリブレーションなしの RS OCT — すべての MAX 10デバイスのすべての I/Oバンクでサポートされる

I/O規格キャリブレーションされた

OCT（出力）キャリブレーションされていない

OCT（出力）

RS (Ω) RS (Ω)

3.0 V LVTTL/3.0V LVCMOS 25、50 25、502.5 V LVTTL/2.5 V LVCMOS 25、50 25、501.8 V LVTTL/1.8 V LVCMOS 25、50 25、501.5 V LVCMOS 25、50 25、501.2 V LVCMOS 25、50 25、50SSTL-2 Class I 50 50

SSTL-2 Class II 25 25

SSTL-18 Class I 50 50


SSTL-15 Class I 50 50


SSTL-15 34、40 34、40

2-26 MAX 10 デバイスの RS OCTUG-M10GPIO

2017.02.21




I/O規格キャリブレーションされた

OCT（出力）キャリブレーションされていない

OCT（出力）

RS (Ω) RS (Ω)

SSTL-135 34、40 34、401.8 V HSTL Class I 50 50

1.8 V HSTL Class II 25 25

1.5 V HSTL Class I 50 50


1.2 V HSTL Class I 50 50


HSUL-12 34、40、48 34、40、48差動 SSTL-2 Class I 50 50

差動 SSTL-2 Class I 25 25


差動 SSTL-18 Class II 25 25


差動 SSTL-15 Class II 25 25

差動 SSTL-15 34、40 34、40差動 SSTL-135 34、40 34、40差動 1.8 V HSTL Class I 50 50

差動 1.8 V HSTL Class II 25 25

差動 1.5 V HSTL Class I 50 50


差動 1.2 V HSTL Class I 50 50


差動 HSUL-12 34、40、48 34、40、48

UG-M10GPIO2017.02.21 MAX 10 デバイスの RS OCT 2-27




MAX 10 I/Oデザインの考慮事項 32017.02.21


デザインを成功に導くには、何点かの考慮すべき事項があります。特に注記のない限り、これらのデザイン・ガイドラインはこのデバイス・ファミリのすべてのバリアントに適用されます。関連情報1-1ページの MAX 10 I/Oの概要

ガイドライン：VCCIO範囲における検討事項I/Oピン・コンフィギュレーション機能と I/Oバンクの位置による、VCCIO範囲に関するいくつかの考慮事項があります。

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max 10 の汎用 i/o のユーザーガイドmax® 10 i/o の概要 1 2017.02.21 ug-m10gpio...

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