Winter 2009 冬号

特集： 「より複雑化するアナログ・ミックスシグナル検証に対応するクローズド・ループ検証」

サクセス・ストーリー： Philips Applied Technologies

「FloTHERMシミュレーション・ソフトウェアでAmbientlight TV技術の熱設計課題を解決」

新製品： 「メンター･グラフィックスが新たに提供する熱問題ソリューション・ツール」

サポート情報： ● SupportProニュースレターをご講読ください

Autumn 2008 秋号

特集１： 「なぜ高位合成で加算器が共有されない場合があるのか？」

特集２： 「メンター・グラフィックスのVモデルによる自動車電子／電気設計支援」

サポート情報： ● SupportNetご利用状況レポート

Summer 2008 夏号

サクセス・ストーリー： 三菱電機株式会社

「複数設計者間の同時設計をより可能にする、XtremePCB環境導入により、PCB設計を革新」

特集： 「戦略的検証実践のススメ」

サポート情報： ● 進化するSupportNetの最新情報

Spring 2008 春号

特集1： 「閉ループ・テストベンチ・オートメーション」

特集2： 「45nm配置配線の課題に取り組む」

サポート情報： ● SupportNetを動画で体験

● SupportNetをさらに便利に使うには

Winter 2008 冬号

サクセス･ストーリー1：「シーメンスがLSI設計にQuesta AVM採用、SystemVerilogの豊富な機能を短期間に実用化」

サクセス･ストーリー2：「Galileoシグナル・ジェネレータASICの開発」

サポート情報： ● 新しいオプションでSupportNet検索がより便利になりました

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N e w s a n d V i e w sSpring 2009 Vol .26

●発行日 2009年4月30日（季刊）●発行人 メンター・グラフィックス・ジャパン株式会社●編集人 News and Views 編集部

東京都品川区北品川4丁目７番35号御殿山ガーデン（コーポレート・マーケティング部内）

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N e w s a n d V i e w sProviding Leading Electronic Design Automation Solutions

Spring2009 Vo l .26

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消FEATURE-2 | PCB System Design

高度なPCBシステム設計の課題に対応パワー・インテグリティ解析ツール「HyperLynx PI」

ここからはがしてミシン目で切り離してください

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□ IC/ASICレイアウト □ PCBライブラリ管理／設計 □その他（ ）

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7

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コミュニティの日本語対応を進めています

メンター・グラフィックス・コミュニティは、英語でオープンしてから半年以上が経過し

ました。すでに3,000人を越えるユーザにご利用いただき、デザインエリアごとに日々活

発な議論が展開されています。メンター・グラフィックスのユーザは世界中に広がってお

り、このメンター・グラフィックス・コミュニティも今年の2月から部分的に多言語対応と

なりました。ボタンやブロック・タイトルなどのキャプションのほとんどを希望の言語で表示

することができます。実状では、まだまだ英語による書き込みがほとんどですが、今後は

日本の皆さまに参加いただける様に管理体制を整備していきます。ぜひご活用ください。

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IRドロップ同様、PCB-CADに戻る必要がなく

HyperLynx PI上でのデバッグ作業が可能とな

ります。

電気設計者とレイアウト設計者が協業

上述したように、キャパシタの実装を増やす

ことにより低インピーダンス化は可能ですが、実

際どの程度キャパシタを実装すればコストと特

性を両立した最適値が得られるのでしょうか？本

来PDNを設計する場合、デカップリング・キャパ

シタの必要数と位置を判断し、保守的なキャパ

シタの使用を避けて部品コストと基板面積を節

約しなければなりません。また電気設計者は、

様々なPCBの材料やスタックアップを調査し、

最適な電気特性とコストを検討しなければなり

ません。しかし、この作業には当然のことながら

時間との戦いが存在します。最終的なポスト解

析処理は、長時間シミュレータを回し続けて検

証する必要があったため、これまでは、適切な

デカップリング戦略を持ったレイアウト設計者や

解析専任者がこなしていました。HyperLynx PI

では、この作業を設計の上流のプランニング段

階で解析することができます。

プランニング段階で様々な検証機能を提供

HyperLynx PIでは、これまで一般的なPIツー

ルのポスト解析機能（PCB-CADからのデータ取

り込み解析）に加え、設計の上流段階で使用で

きるプランニング機能を提供します。PCB-CAD

の完成を待たずに、キャパシタや基板外形、層

数などのパラメータを簡単に操りパワー・インテ

グリティのざっくりとした解析を短時間で実施す

ることが可能です。これにより設計者は設計の

初期段階でデカップリング・キャパシタの最適な

数、配置、値を決定することができます。電気

設計者は、この情報を元に電源構造とデカップ

リング・キャパシタのレイアウト検討をレイアウト

設計者とも事前に協業でき、また品質の高い

PDN設計の早期に実現することで、パワー・イン

テグリティの設計の手戻りを最小限で抑えること

ができるのです。

シグナル・インテグリティとの連携HyperLynx SI

HyperLynx PIは、定評あるHyperLynx SI

（EXT、GHz）と緊密に統合されており、パワー・

インテグリティとシグナル・インテグリティの両

面から、製品設計に必要とされるさまざまな解

析・検証環境を1つのカーネルで提供します。

HyperLynx SIには、通常のパラレル（同期）伝

送、先進のメモリ（DDR、DDR2、DDR3、ソー

ス・シンクロナス）伝送、さらにはSERDES（非

同期）伝送に対応したシグナル・インテグリティ

解析やタイミング解析機能が含まれています。こ

れらHyperLynxシリーズを使用することで、設計

技術者はPCB設計における様々なノイズ問題を

解決させることができ、コストのかかる試作回数

の繰り返しが大幅に削減可能になります。

多言語対応と同時に、ユーザごとにカスタマイズできる機能を追加しました。この機能を使用してトップページのレイアウトを自由に構成することが可能です。

図2：プランニング段階におけるデカップリング・コンデンサ対策前後の比較例

キリトリ線

2

N e w s a n d V i e w s

今日の数百万ゲート規模のSoCは、その規模と複雑性がますます拡大し、チップをより小さく分割した階層チップ設計手法が必須となってきてい

ます。大規模SoCにおいて階層手法が必要となるのは、この手法が設計自動化ツールのキャパシティを拡張、ツールの処理時間を短縮し、最終

段階での設計変更を最小限に抑えることができるためです。しかし階層手法に則ったフローを使用しても、現在のフィジカル・インプリメンテーション・

ツールは、チップの仕様条件をアグレッシブなスケジュール内に達成する上で様々な問題に直面しています。本稿では、チップ・アセンブリの課題

について確認し、すべての問題を包括的に解決できるインプリメンテーション・システムの条件について解説します。

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消

はじめに

階層設計フローは、以下に挙げられるような設

計データの複雑性と規模の爆発的拡大がもたら

す課題に対応するために開発されました。

● 複数のプロセッサ・コア

● 複数のメモリ・ブロック

● ソフトウェアIPとハードウェアIP

● アナログ回路

● 設計モード、環境条件、製造工程、デバイス／

インターコネクトの振る舞いのバリエーション

階層設計フローには通常、次の3つの主要な

段階があります。

● チップ・プランニング：設計の分割、タイム・

バジェット、ブロック配置、ピンアサイン、消費

電力とクロックのプランニング

● ブロック・インプリメンテーション：配置、CTS

（クロックツリー合成）、最適化、配線

● チップ・アセンブリ：ブロックのインスタンス化、

トップレベルのグルー・ロジック最適化、トップ

レベルCTS／配線、グローバル配線バッファ

リング、電源およびクロック信号配線など

チップ・プランニングは設計フローの早期段階

において行われ、性能、タイミング、消費電力、

面積などの主要な設計指標の見積を算出します。

その後、デザインはブロックに分割され、並行し

て各ブロックの設計が行われます。ブロック完成

後、それらを再度組み合わせた上で、トップレベ

ルの配線と最適化が行われます。ここでチップ・

プランニングとブロック・インプリメンテーション

段階のエラーが発見されると、不必要な繰り返

し工程とビジネスチャンスを逸することにもつな

がります。このような予期せぬ事態にチップ・ア

センブリ段階で遭遇しないために、設計チーム

はチップ・アセンブリをブロック･インプリメンテー

ションと同時に開始するようになりました。

チップ・アセンブリの課題

チップ・アセンブリの課題をよく理解するため

に、従来のEDAツールを使った設計を参考事例

として取り上げます。このデザインの仕様は以下

の通りです。

● 21Mゲート

● 90nm

● 300MHz

● 500個以上のRAM

● 3つの動作モード、2つのテストモード

● OCVモデリングを使用した5つのタイミング・

コーナー

このデザインは6個のブロックに分割され、各ブ

ロックの詳細なデザイン・インプリメンテーション

が平行して行われました。設計チームは、チップ

レベルの性能を検証するためにフルチップのア

センブリを行いましたが、チップレベルでは次の

ような予期せぬ問題が設計チームを待っていま

した。

● ツールのキャパシティ制限を克服するために使

用された抽象モデルは、チップレベルのタイミン

グを収束させるのに十分な精度ではなかった。

● チップ・プランニングでの不適切なタイム・バ

ジェットにより、抽象モデルでは修正できない

I/Oタイミング違反を引き起こした。

● 不適切なピンアサイン、ブロック配置が発見

されたが、チップレベルでは柔軟性がなかっ

たため、チップ・プランニングおよびブロック・

インプリメンテーション段階に戻ってやり直す

必要があった。

● CTSエンジンが階層に対応しておらず、ブロッ

クの挿入遅延の見積精度が甘いため、チップ

レベルでのCTSはスキューおよびレイテンシ

目標を満たすことができなかった。

● フルチップでのスタティック・タイミング解析は

各コーナー／モード・シナリオに対して個別の

タイミングおよび最適化処理を実行する必要

があり、ツールのキャパシティ不足とマルチコ

ア・コンピュータ・プラットフォームへの非対応

から、必要以上に長い処理時間を要した。

これら個々の問題について、以降のセクション

で詳細を見ていきます。

チップレベルでの抽象モデルの使用

設計データは大規模化する一方ですが、ツー

ルのキャパシティはそれに追従できていません。

物理設計ツールのこのようなキャパシティ制限

を回避するため、この事例ではタイミングおよ

びフィジカル・ビューを6個のブロックに分解する

必要がありました。チップレベルでは、フルチップ

のタイミング解析と最適化を可能にするためにこ

れらのブロックは抽象化されましたが、複数のブ

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3

ロックにわたるパスに未修正の違反が残りまし

た。なぜでしょうか?

抽象化アプローチには、ブラックボックス・モ

デルからインタフェース・ロジック・モデル（ILM）

まで様 な々ものがありますが、すべて本質的に精

度の損失につながります。ほとんどのケースにお

いて、これらのモデルは「読み取り専用」であり、

チップのトップレベルで行う最適化処理を著しく

制限します。これらのモデルが「書き込み可能」

な場合でも、オリジナルのデータとの同期を維持

するために設計者はかなり面倒な作業を強いら

れます。目標とするフルチップの性能とタイミン

グを達成する作業の複雑さに、このような問題

が加わるのです。

抽象化を行う唯一の理由は、標準的ICインプ

リメンテーション・ツールに見られるキャパシティ

制限を回避するためです。トップレベルで最高の

精度を得るためには、異なるブロックに任意のレ

ベルの抽象度を使用し、ユーザに柔軟性を与え

ることのできる非常に大きなキャパシティを備え

た物理設計システムが必要です。65nm以下で

は、より多くのモードおよびコーナーに対して設

計をコンカレントに最適化する必要があるため、

キャパシティの問題はさらに増幅されます。ほと

んどのツールにおいて、チップレベルでのタイ

ミング、シグナル・インテグリティ、性能、消費

電力の収束には、それぞれのシナリオに対して

個別の抽象モデルが必要となります。

不適切なタイミング・バジェットに関する問題

チップ・プランニング段階では、トップレベル

のグローバル・パスのタイミングおよびブロック

間配線の予測はインプリメンテーション後よりも

精度が劣ります。従って、チップレベルの最適化

を行う際、いくつかのブロックに対するバジェッ

トが達成不可能でした。この問題は、バウンダ

リ・タイミング制約が不適切であったこと、そして

トップレベルでの設計最適化段階で、モデルが

抽象モデルであったためにブロックのI/Oパスの

タイミングに適切な変更が加えられなかったこと

が重なった点にあります。

一般に、階層設計においてあらゆるブロックに

適切なI/Oバジェットを設定するということは困難

です。このことは、チップ・アセンブリ段階での問

題につながります。設計チームはこの問題に対

して、フィジカル・ブロックのI/Oパスバウンダリ

にレジスタを挿入するなど、アーキテクチャ変更

で対応しようとしました。ただし、これは根本的

には物理設計ツールの制限であるにもかかわら

ず、アーキテクチャ・レベル（パイプラインの段

数追加）であまりに多くの人工的な制限を課す

ことになります。

不適切なピンアサインおよびブロック配置

ピンアサインは、フルチップ・レベルではほとん

どの部分でタイミング収束には影響しません。し

かしチップレベルのパスがブロック間でタイミン

グ制約を満たせない場合には、ピンアサインが最

適でないことが原因である場合があります。ピン

アサインに対する「フィードバック・ループ」は現

状、配線にのみ頼っています。タイミングがクリ

ティカルなパスに関連するピンを近くに保つ、あ

るいはポジティブ・スラック・パスに属するピンを

分散させるための努力はなされていません。ピン

アサインは完全に固定化することはできず、トッ

プレベルでのタイミングを収束させながら最大の

柔軟性を達成するには、フルチップ・レベルで見

直す必要があります。

フルチップ・クロックツリー合成の課題

フルチップでのクロック・アセンブリは、チッ

プ・アセンブリのタスクの中でも最も難しいもの

の1つです。ユーザは、ブロックに対する挿入遅

延目標を予測し、オンチップ変動（OCV）などの

効果や異なるモードでの動作などを考慮しなが

らクロックツリーのバランスを取らなければなりま

せん。しかしブロックに対する挿入遅延を予測す

ること自体が、ブロック間のパスやフィードバッ

ク・パスがある場合には、非常に難しいあるいは

不可能なタスクとなります。

スキューとレイテンシの目標を

達成するために、多くの場合設計

チームはトップレベルのクロックツ

リーを手作業で編集しなければな

りません。チップ全体のクロックの

バランスを取るフルチップのトップ

ダウンCTSを行うというオプション

は、この設計例のツール・フローで

は選択できませんでした。ツール

のキャパシティに制限があったこ

とと、CTSエンジンが物理階層を

ネイティブに処理できなかったためです。

フルチップ・タイミング解析の課題

この設計事例では、チップレベルのタイミング

を収束させる際にさらに多くの問題が発生しまし

た。ツールに様々なモード、コーナー、ケース解

析、複雑なクロック設計に対応する機能がなか

ったためです。図1は、トップレベルでの複数の

ブロックにわたるタイミング・パスを示しています。

設計チームはシナリオを1つずつ解析、最適化す

る作業を複数回繰り返す必要がありました。

この問題は、初期チップ・アセンブリで適用

された制約が精度を欠いていたためにさらに悪

化しました。使用したツールは、ばらつきを考慮

したインクリメンタルな解析インフラも備えてい

なかったため、設計チームは迅速な「what-if」検

討による包括的な解析を実施することができな

かったのです。既存のフィジカル・インプリメン

テーション・システムには、このようなばらつき

を包括的に対応するように設計されたタイミン

グ・エンジンを備えているものはありませんでし

た。また、チップ・アセンブリ段階での設計の規

模は大きく、そのことだけでも妥当な処理時間

を維持しつつ設計を高精度に解析するという点

で、ほとんどの既存インプリメンテーションによる

設計システムは使えないものになります。これ

はツールのキャパシティが限られていること、そ

して最新のマルチコア・プラットフォームを使用

したタイミング解析と最適化の並列処理に対応

していないことに因るものです。

チップ・アセンブリのためのソリューション

チップ・アセンブリの問題は、旧世代化しつつ

図1：グローバル・パスに対する予測が不正確なことによる不適切なブロック・バジェットは、チップレベルのタイミング収束を不可能にすることがあります。

6

N e w s a n d V i e w s

高度なPCBシステム設計の課題に対応パワー・インテグリティ解析ツール「HyperLynx PI」

FEATURE-2 | PCB System Design

近年、地球環境への配慮からエコへの取り組

みが活発化しています。いかにCO2の排出を減

少させるかについて、企業によっては社運をか

けた取り組みに発展しているケースもあります。

このような流れの中で、デジタル家電などの中

枢を司る半導体チップへの「エコ」要求も例外

ではありません。ベンダ各社は、これまでの高

性能で低価格な製品仕様に加え、ローパワー化

という課題に直面しており、デバイスからこれら

を実装するプリント基板（以下PCB）、さらには

PCBを搭載する筐体システム全体に至るまで、

低消費電力化が設計現場を直撃しています。

デバイスのローパワー化にメリットは多いので

すが、当然デメリットも存在します。供給電圧の

減少により、その閾値が減少しノイズマージン

が減少してしまうのです。結果的に、回路設計

者はデジタルやアナログのロジック設計のみな

らず、これまで以上にレイアウト設計者と協力し

て、回路図に表現されないPCB上の電源分配

回路（以下PDN: Power Distribution Network）の

設計への注力が不可欠になってきています。

IRドロップ

まず考慮すべき問題として、各電源／グラン

ドプレーン間で、過剰な電流密度と直流電圧降

下（IRドロップ）を避けることが必要になります。

電流密度が異常に増加すると、例えばPCB上

では電源の配線幅が狭い銅箔部分から発熱し

最悪は火災を引き起こす原因にもなります。

HyperLynx® PIは、正確なICのピン位置やモ

デルを考慮した不規則な形状の電源／グランド

プレーン構造をレイアウトの前後で解析可能で

す。レイアウトの前、いわゆるプランニング段階

でのプリ解析についての特長は後述しますが、

プリ／ポスト解析のどちらの解析結果も3次元

表示機能と電圧・電流のグラデーション表示が

でき、またどの角度からも電源の品質が確認で

きます。そのため、設計者は電源やグランドプ

レーンの構造に関する問題を迅速に特

定し、解決することができ、問題箇所が

発見された場合には、電源プレーン編

集機能を使ってwhat-if解析を実施する

ことができます。

デカップリング解析

直流系の電源解析に続き考慮すべき

点は、交流的、いわゆる高周波が原因で

発生するノイズをいかに減少させるかに

あります。すなわち供給される電源信号

にノイズを乗せないPDN設計です。このノイズ

発生のメカニズムはかなりの曲者です。PDN設

計の理想形は、グランドと電源／電圧間の交流

的なインピーダンスがゼロとなることです。抵抗

分がゼロなら、起電力は発生しないためにノイズ

も発生しません。しかし、現実の世界は異なりま

す。インピーダンスを上昇させる原因はいくつか

ありますが、高周波の世界では主にL（インダク

タ）成分とC（キャパシタ）成分によりインピーダン

スが形成されます。このインピーダンスを押さえ込

むもっともポピュラーな手法が、PCB上にデカッ

プリング・キャパシタを「多数」実装することです。

一般的にコンデンサはデバイスへの一時的な電

源供給のためのバッテリ的な役目もありますが、

LとCの高周波特有な関係により低インピーダン

ス化が容易に実現できる部品ともいえます。

HyperLynx PIのデカップリング解析機能で

は、新しく開発された高速3次元ソルバにより適

切なデカップリング・キャパシタの実装の最適化

が可能となり、これまで比較的過剰実装されてい

たデカップリング・キャパシタ数の削減も可能と

なります。また精度や解析速度が要求されるキャ

パシタのモデリングの取り扱いも3種類の方法

が選択できます。1つ目は、最もシンプルなC-L-

R定数を入力する方法です。2つ目はSPICE受

動モデル、そして3つ目が最も精度が保障できる

Sパラメータ・モデルです。このSパラメータ・モ

デルで記述されたキャパシタは現在、主要な部

品メーカーのウェブサイトからダウンロードできる

ため、より精度の高い解析環境が提供可能です。

ACノイズ解析

ACノイズの問題は、ソース信号の特性、例え

ば、最大の振幅電流値やそのエッジレートの鋭

さなどにより、想定外のノイズが発生し深刻な問

題を引き起こす点にあります。ACノイズは、イン

ダクタ成分L（di/dt）と大きく関係し、電圧降下を

引き起こします。また、最近ではデザイン重視の

製品が増加し、それに伴いPCBの形状も複雑化

しています。ACノイズによるデバイスの供給電

圧レベルは、まるで池に無数の石を同時に投げ

込んだ場合の水面の変化と同様に、PCBの該

当電源プレーン上のポイントで異なります。従っ

てこれを事前に検証して、マージン不足検証に

備えることが急務です。

HyperLynx PIのACノイズ解析機能は、スイッ

チングのための信号源の定義として三角波、台

形波、サイン波、ガウス波を、GUIを使用して必

要なピンに容易に与えることができます。IRド

ロップの項でも記述した3次元ビューアなどで

最大ノイズや電流値の測定、また問題発生時に

はプレーン編集やデカップリングコンデンサの

編集（追加、削除、修正）も可能で、解析結果は

図1：デカップリング解析実施のインピーダンス分布状態例

nv09_spr_B.qxd 2009/04/09 14:35 ページ 2

ある既存のフィジカル・インプリメンテーション・

システムが、今日のSoCの規模と複雑性に対応

できないということに根差しています。チップ・ア

センブリと設計のばらつきの、あらゆる側面に対

応できる物理設計システムを構築するには、い

くつかの課題があります。主な課題は以下の通

りです。

● 数百万ゲート規模の設計をフラットにも、階層

的にも表現できる新しいツール・インフラ

● インクリメンタルな抽出、遅延計算、タイミング

解析に対応した、ネイティブなマルチコーナー・

マルチモード（MCMM）タイミングおよびシグナ

ル・インテグリティ解析

● フルチップでの最適化とCTS

● マルチコア・プラットフォーム上の効率的な

マルチスレッド処理

コンパクトかつ柔軟性の高いインフラ

チップ・アセンブリでの抽象化は、必須である

べきではありません。トップレベルのパスや必要

な精度に応じて、どのブロックを抽象化するかは

設計者が選択の自由を持てるべきです。例えば、

多数クローン化されているブロックは抽象化が望

ましく、クローン化されていないブロックは抽象化

せずにチップレベルのタイミングにおいてより高

い精度を保つのが望ましいかもしれません。

理想的には、設計者はチップ全体の「フラッ

ト」なビューを使うことによって高精度な解析と

最適化を行うと同時に、ブロックレベルのインタ

フェース部分は完全に維持したいと考えるはずで

す。Olympus-SoCTMはブロックおよびフルチッ

プのすべての物理情報を効率的に表現できる

データ・モデルを備えています。また、100Mゲー

ト以上の設計を、抽象化することなく表現するこ

とが可能です。

フルチップ、MCMM、インクリメンタル・タイミング解析

今日の設計には数十のコーナー／モード・シ

ナリオがあり、タイミング・エンジンは任意の数

のシナリオをシームレスに扱えるだけでなく、複

雑なクロック、ケース解析、その他のサインオフ

機能に対応していなければなりません。また、メ

モリ使用量が小さく、処理時間が高速であるこ

とも求められます。チップ・アセンブリ段階は物

理設計モデルおよびタイミング・データ・モデル

4

N e w s a n d V i e w s

5

のキャパシティに対するストレス・テストである

と言えます。Olympus-SoCは特許取得済みの

タイミング・カーネルと高いキャパシティにより、

図2に示すような複数ブロックにわたるパスに対

するフルチップのタイミング解析を実行すること

ができます。

迅速な「what-if」検証を行うには、解析インフ

ラ（抽出、遅延計算、スタティック・タイミング解

析（STA））がインクリメンタルである必要があり

ます。さらに、制約のデバッグや、「エラーの混じ

った」データを扱える能力も重要です。

フルチップでの最適化

抽象化を行わずに設計全体をロードし、複数

のバリエーションを同時に解析する能力を備え

ているとすれば、次の自然なステップは、チップ

全体の「フラット・ビュー」を基にすべてのばらつ

き関連制約を満たすように設計を最適化するこ

とです。

設計者がどの抽象度を使うか決定する柔軟性

を持ち、高精度かつ高速なフルチップ解析エン

ジンを使うことができれば、チップレベルのタイ

ミング収束も効率的に達成できます。設計者は、

トップレベルとブロックレベルのインプリメンテー

ションを、同時に抽象モデルを使うことなく最適

化することが可能です。フルチップ・レベルでの

フラットな表現を用いて、最適化エンジンはピン

アサインの決定をインクリメンタルに見直し、よ

り高い性能を実現し、コンジェスチョンの問題を

軽減するように調整できます。ブロックレベルの

境界がフローのあらゆる段階で維持され、チッ

プ・アセンブリ段階で行われるすべての変更は

ブロックレベルのインプリメンテーションを直接

更新します。このようなダイナミックなバジェット

変更は、ツールがフラットなフルチップ・ビューを

サポートするキャパシティを持っている場合にの

み可能となります。

この場合にも、詳細配線などのステップは、処

理時間の観点からブロックレベルで行うことがで

きます。ロジック変更が適用されるレベルに対し

て最小の制限で、フルチップでの性能を最適化

することが可能です。ここでの鍵は、柔軟性で

す。設計者が特定のブロックレベル表現をトップ

レベルで保持したい（クローンなどにより）場合、

これらのブロックは変更不可能としてマークして

おき、最適化エンジンがそれ以外のすべてを処

理するよう設定することもできます。

最適化エンジンは、メモリおよび処理時間の

点で高い効率性を持っていなければなりません。

最新のハードウェア・プラットフォームを活用する

ためには、利用可能なすべてのCPUおよびCPU

コアを使用し、すべての最適化タスクを並列処

理することで効率的にスケールできる並列アー

キテクチャも必要です。マルチコーナー／マル

チモード・タイミング解析および最適化は、この

段階でも大きな役割を果たします。製造プロセ

スのばらつきを表すコーナーとあらゆる動作モー

ドに対してチップを検証しなければならないため

です。フルチップ・レベルで、ネイティブなDesign

for Variability解析および最適化のためのイン

フラを備えていることは極めて重要です。

最適化エンジンへの要求の1つに、複製され

たパーティションに対する同期最適化をフルチッ

プのコンテキストで実行することがあります。通

常、複製されたパーティションはフルチップ・レ

ベルでは異なるタイミング・コンテキストを持ち

ます。トップレベルの最適化中にこれらの複製

されたブロックの同期が取れていることも重要

な点です。あるブロックに対して行われた最適

化による変更はすべての複製に直ちに伝播し、

チップの仕様を満たしているか検証されなけれ

ばなりません。最終的な目標は、最適化後も複

製されたブロックがすべて同一に見えるように

することです。

さらに、フィジカル・インプリメンテーション・

ツールはトップレベルで使用する配線チャネル

を最小化しなければなりません。フラットな設計

の面積を20%以上も増やすことにつながるから

です。また、設計仕様を満たすまで必要に応じ

て最適化を繰り返し行うために、ツールは高速

であるべきです。その他チップレベルの早期収

束に必要な条件には、最適化後の物理的、論理

的対応を管理する自動化されたプッシュダウン／

ポップアップ技術も含まれます。

チップレベルでのクロックツリー合成

チップ・アセンブリ段階の最も大きな課題の1

つがCTSです。モバイル・デバイスの普及など

により、クロックツリーは動作モードごとにクロッ

ク・トレースの異なる、極めて複雑な回路になり

ました。チップ・アセンブリ段階において設計者

はクロックツリーをチップ全体にトップダウンで構

築（ブロックレベルのインタフェースを維持したま

ま）するか、下位レベルのクロックをチップレベル

でバランスを取るかの柔軟性を持っていなけれ

ばなりません。

ボトムアップでのクロック・アセンブリを行うに

は、CTSエンジン内に、ブロックレベルのツリー

セットから物理的階層を理解し上位のツリーを構

築する能力を持っている必要があります。また、

複数のクロック・ドメイン間のクロックのバランス

を取る、といった問題もチップレベルで解決しな

ければなりません。現在のクロックツリー手法は

ツールのキャパシティの問題に制限を受けてお

り、ブロックごとのCTSが必要となっています。こ

れでは最高品質のクロックツリーを得ることがで

きません。この分野で現在使われている先端的

テクニックは、ほとんどの場合、マニュアルのス

クリプト作成によりCTS問題にケースバイケー

スで取り組む方法です。

STA中の正確なクロック・トレース機能はチッ

プレベルのCTS構築に必要なあらゆる解析を提

供するものです。フルチップのサインオフSTA

エンジンとタイトに統合されたCTSエンジンは、

これらの要件を自動的に検知し、マニュアルで

の作業を大幅に削減することができます。さら

に、ブロックレベルのインタフェースを完全に理

解したチップレベルのCTSでは、最高品質のク

ロックツリーを作成することができます。これに

は、完全なトップダウンまたはボトムアップのイン

プリメンテーション、あるいはその混在が可能な、

柔軟性のあるクロックツリー・インフラが必要と

なります。

配置配線時にタイミング解析と最適化を並列実行

設計規模と、より大きな処理リソースへの要求

は拡大を続けています。しかし、処理能力の拡大

はCPUクロック周波数の高速化ではなく、より多

数のコアを使用することに依存しています。EDA

ソフトウェアは、物理設計フローで最も計算能力

を要求されるタイミング解析と最適化にマルチ

コア・プロセッサの処理能力を適用しなければな

りません。タイミング解析は配置配線フロー全体

で実施されます。タイミングは、ほとんどの設計

工程で重要な要素で、レイアウトに対するあらゆ

る変更は、複雑な形でそのタイミングに影響を

与えます。タイミング解析と最適化は配置配線フ

ローの総処理時間の内最大60-70%を消費しま

す。タイミング解析を並列化することにより、イン

プリメンテーション・フロー全体で最大のインパ

クトを与えることができます。

タイミング解析と最適化の並列化は非常に困

難ですが、設計規模拡大とTime-to-Market圧力

の増大によって必要な条件になりつつあります。

従来の並列化テクニックでは、非常に複雑な同

期化スキームをタイミング解析に適用しなけれ

ばなりません。最悪の場合、間違った結果を出

力することにもなりかねず、レース条件やデータ

の破損などによる不安定性の問題も起こります。

上手く行った場合でも、同期化のオーバーヘッ

ドにより効率化に限界があり、CPUまたはコア

を増やした場合のようなゲインは見込めません。

タイミング関連のタスクを効率的に並列する

方法を見つけ出すことは、インプリメンテーション

の TATを大幅に短縮する鍵となります。

Olympus-SoCのタスク指向の並列化技術は、

粒度の細かい、ロックを使用しないテクニックで

あり、業界で初めてタイミング・カーネル内の最

も時間のかかるタスクの並列化を可能にし、多

数のCPUコアに対して高いレベルのスケーラビ

リティを実現したものです。タスク指向の並列

処理はOlympus-SoCのネイティブに並列的な

ソフトウェア・アーキテクチャ、ならびに最新の

データ依存性解析およびタスク同期化アルゴリ

ズムにより可能になったものです。その結果、タ

イミング解析の大幅な処理時間高速化と、設計

収束までのトータルの期間を大幅に短縮できる

ようになりました。

まとめ

設計の性能と収束までの期間は、チップ・ア

センブリ機能の不足により悪影響を受けます。大

規模なデータ・セット、設計のバリエーションと複

雑性は従来のインプリメンテーション・システム

の限界を超えています。

ワークアラウンドとして、業界では設計のサ

ブ・ブロックの抽象モデルに大きく依存したチッ

プ・アセンブリ手法が開発されました。言い換え

ると、ツールのキャパシティの制限により、人工

的な分割が強いられているということです。トップ

レベルはこれらの抽象化されたサブ・ブロックを

配置し、配線することにより構成されます。これ

で良いケースも一部にはありますが、設計者は

希望する任意の抽象度でチップ全体のパーティ

ションを表現する柔軟性を必要としています。

抽象化による不正確性、不適切なピンアサ

イン、間違ったブロック・バジェットに加えて、従

来の物理設計システムでは複数のコーナー／

モード・シナリオを同時に処理することができず、

階層対応のトップダウンCTSを実行できません。

データ・セットの規模が拡大する中で、処理時間

もかかり過ぎるようになっています。これらの

様々な問題がチップの不良、歩留まりの低下、

パフォーマンスの損失、スケジュールの遅れに

つながります。

メンター・グラフィックスは、チップ・アセンブ

リのためのソリューションとしてOlympus-SoC

配置配線システムを提供しています。コンパク

トなデータベースにより設計者はすべてのパー

ティションを何らのタイミングあるいは物理的抽

象化を行うことなく読み込み、チップ全体のシー

ムレスなビューに基づいてトップレベルの最適

化を行うことができます。階層CTSエンジンは、

トップダウン、ボトムアップどちらの手法でも最

高品質のクロックツリーを生成します。

Olympus-SoCのタイミング解析および最適化

エンジンは、任意の数のモードおよびコーナーに

対して設計を同時に最適化するとともに、OCV

やNBTIなどの高度な要件にも対応できます。タ

イミング解析と最適化は完全に並列化されてお

り、複数のコアおよびCPUに対して効率的にス

ケールできます。実際のテープアウト事例におい

て、Olympus-SoCの並列タイミング解析は8個

のコアを使って解析時間を1/7に短縮し、設計収

束までのトータルの期間を1/4に短縮しました。

Olympus-SoCの高度なアーキテクチャは、

65nmノード以降で設計者が直面する最も困難

なチップ・アセンブリの課題を解決する、強力か

つ柔軟なソリューションです。

図2：Olympus-SoCでは、ブロック間のパスに対するフルチップ・タイミング解析が可能です。

nv09_spr_B.qxd 2009/04/09 14:35 ページ 4

ある既存のフィジカル・インプリメンテーション・

システムが、今日のSoCの規模と複雑性に対応

できないということに根差しています。チップ・ア

センブリと設計のばらつきの、あらゆる側面に対

応できる物理設計システムを構築するには、い

くつかの課題があります。主な課題は以下の通

りです。

● 数百万ゲート規模の設計をフラットにも、階層

的にも表現できる新しいツール・インフラ

● インクリメンタルな抽出、遅延計算、タイミング

解析に対応した、ネイティブなマルチコーナー・

マルチモード（MCMM）タイミングおよびシグナ

ル・インテグリティ解析

● フルチップでの最適化とCTS

● マルチコア・プラットフォーム上の効率的な

マルチスレッド処理

コンパクトかつ柔軟性の高いインフラ

チップ・アセンブリでの抽象化は、必須である

べきではありません。トップレベルのパスや必要

な精度に応じて、どのブロックを抽象化するかは

設計者が選択の自由を持てるべきです。例えば、

多数クローン化されているブロックは抽象化が望

ましく、クローン化されていないブロックは抽象化

せずにチップレベルのタイミングにおいてより高

い精度を保つのが望ましいかもしれません。

理想的には、設計者はチップ全体の「フラッ

ト」なビューを使うことによって高精度な解析と

最適化を行うと同時に、ブロックレベルのインタ

フェース部分は完全に維持したいと考えるはずで

す。Olympus-SoCTMはブロックおよびフルチッ

プのすべての物理情報を効率的に表現できる

データ・モデルを備えています。また、100Mゲー

ト以上の設計を、抽象化することなく表現するこ

とが可能です。

フルチップ、MCMM、インクリメンタル・タイミング解析

今日の設計には数十のコーナー／モード・シ

ナリオがあり、タイミング・エンジンは任意の数

のシナリオをシームレスに扱えるだけでなく、複

雑なクロック、ケース解析、その他のサインオフ

機能に対応していなければなりません。また、メ

モリ使用量が小さく、処理時間が高速であるこ

とも求められます。チップ・アセンブリ段階は物

理設計モデルおよびタイミング・データ・モデル

4

N e w s a n d V i e w s

5

のキャパシティに対するストレス・テストである

と言えます。Olympus-SoCは特許取得済みの

タイミング・カーネルと高いキャパシティにより、

図2に示すような複数ブロックにわたるパスに対

するフルチップのタイミング解析を実行すること

ができます。

迅速な「what-if」検証を行うには、解析インフ

ラ（抽出、遅延計算、スタティック・タイミング解

析（STA））がインクリメンタルである必要があり

ます。さらに、制約のデバッグや、「エラーの混じ

った」データを扱える能力も重要です。

フルチップでの最適化

抽象化を行わずに設計全体をロードし、複数

のバリエーションを同時に解析する能力を備え

ているとすれば、次の自然なステップは、チップ

全体の「フラット・ビュー」を基にすべてのばらつ

き関連制約を満たすように設計を最適化するこ

とです。

設計者がどの抽象度を使うか決定する柔軟性

を持ち、高精度かつ高速なフルチップ解析エン

ジンを使うことができれば、チップレベルのタイ

ミング収束も効率的に達成できます。設計者は、

トップレベルとブロックレベルのインプリメンテー

ションを、同時に抽象モデルを使うことなく最適

化することが可能です。フルチップ・レベルでの

フラットな表現を用いて、最適化エンジンはピン

アサインの決定をインクリメンタルに見直し、よ

り高い性能を実現し、コンジェスチョンの問題を

軽減するように調整できます。ブロックレベルの

境界がフローのあらゆる段階で維持され、チッ

プ・アセンブリ段階で行われるすべての変更は

ブロックレベルのインプリメンテーションを直接

更新します。このようなダイナミックなバジェット

変更は、ツールがフラットなフルチップ・ビューを

サポートするキャパシティを持っている場合にの

み可能となります。

この場合にも、詳細配線などのステップは、処

理時間の観点からブロックレベルで行うことがで

きます。ロジック変更が適用されるレベルに対し

て最小の制限で、フルチップでの性能を最適化

することが可能です。ここでの鍵は、柔軟性で

す。設計者が特定のブロックレベル表現をトップ

レベルで保持したい（クローンなどにより）場合、

これらのブロックは変更不可能としてマークして

おき、最適化エンジンがそれ以外のすべてを処

理するよう設定することもできます。

最適化エンジンは、メモリおよび処理時間の

点で高い効率性を持っていなければなりません。

最新のハードウェア・プラットフォームを活用する

ためには、利用可能なすべてのCPUおよびCPU

コアを使用し、すべての最適化タスクを並列処

理することで効率的にスケールできる並列アー

キテクチャも必要です。マルチコーナー／マル

チモード・タイミング解析および最適化は、この

段階でも大きな役割を果たします。製造プロセ

スのばらつきを表すコーナーとあらゆる動作モー

ドに対してチップを検証しなければならないため

です。フルチップ・レベルで、ネイティブなDesign

for Variability解析および最適化のためのイン

フラを備えていることは極めて重要です。

最適化エンジンへの要求の1つに、複製され

たパーティションに対する同期最適化をフルチッ

プのコンテキストで実行することがあります。通

常、複製されたパーティションはフルチップ・レ

ベルでは異なるタイミング・コンテキストを持ち

ます。トップレベルの最適化中にこれらの複製

されたブロックの同期が取れていることも重要

な点です。あるブロックに対して行われた最適

化による変更はすべての複製に直ちに伝播し、

チップの仕様を満たしているか検証されなけれ

ばなりません。最終的な目標は、最適化後も複

製されたブロックがすべて同一に見えるように

することです。

さらに、フィジカル・インプリメンテーション・

ツールはトップレベルで使用する配線チャネル

を最小化しなければなりません。フラットな設計

の面積を20%以上も増やすことにつながるから

です。また、設計仕様を満たすまで必要に応じ

て最適化を繰り返し行うために、ツールは高速

であるべきです。その他チップレベルの早期収

束に必要な条件には、最適化後の物理的、論理

的対応を管理する自動化されたプッシュダウン／

ポップアップ技術も含まれます。

チップレベルでのクロックツリー合成

チップ・アセンブリ段階の最も大きな課題の1

つがCTSです。モバイル・デバイスの普及など

により、クロックツリーは動作モードごとにクロッ

ク・トレースの異なる、極めて複雑な回路になり

ました。チップ・アセンブリ段階において設計者

はクロックツリーをチップ全体にトップダウンで構

築（ブロックレベルのインタフェースを維持したま

ま）するか、下位レベルのクロックをチップレベル

でバランスを取るかの柔軟性を持っていなけれ

ばなりません。

ボトムアップでのクロック・アセンブリを行うに

は、CTSエンジン内に、ブロックレベルのツリー

セットから物理的階層を理解し上位のツリーを構

築する能力を持っている必要があります。また、

複数のクロック・ドメイン間のクロックのバランス

を取る、といった問題もチップレベルで解決しな

ければなりません。現在のクロックツリー手法は

ツールのキャパシティの問題に制限を受けてお

り、ブロックごとのCTSが必要となっています。こ

れでは最高品質のクロックツリーを得ることがで

きません。この分野で現在使われている先端的

テクニックは、ほとんどの場合、マニュアルのス

クリプト作成によりCTS問題にケースバイケー

スで取り組む方法です。

STA中の正確なクロック・トレース機能はチッ

プレベルのCTS構築に必要なあらゆる解析を提

供するものです。フルチップのサインオフSTA

エンジンとタイトに統合されたCTSエンジンは、

これらの要件を自動的に検知し、マニュアルで

の作業を大幅に削減することができます。さら

に、ブロックレベルのインタフェースを完全に理

解したチップレベルのCTSでは、最高品質のク

ロックツリーを作成することができます。これに

は、完全なトップダウンまたはボトムアップのイン

プリメンテーション、あるいはその混在が可能な、

柔軟性のあるクロックツリー・インフラが必要と

なります。

配置配線時にタイミング解析と最適化を並列実行

設計規模と、より大きな処理リソースへの要求

は拡大を続けています。しかし、処理能力の拡大

はCPUクロック周波数の高速化ではなく、より多

数のコアを使用することに依存しています。EDA

ソフトウェアは、物理設計フローで最も計算能力

を要求されるタイミング解析と最適化にマルチ

コア・プロセッサの処理能力を適用しなければな

りません。タイミング解析は配置配線フロー全体

で実施されます。タイミングは、ほとんどの設計

工程で重要な要素で、レイアウトに対するあらゆ

る変更は、複雑な形でそのタイミングに影響を

与えます。タイミング解析と最適化は配置配線フ

ローの総処理時間の内最大60-70%を消費しま

す。タイミング解析を並列化することにより、イン

プリメンテーション・フロー全体で最大のインパ

クトを与えることができます。

タイミング解析と最適化の並列化は非常に困

難ですが、設計規模拡大とTime-to-Market圧力

の増大によって必要な条件になりつつあります。

従来の並列化テクニックでは、非常に複雑な同

期化スキームをタイミング解析に適用しなけれ

ばなりません。最悪の場合、間違った結果を出

力することにもなりかねず、レース条件やデータ

の破損などによる不安定性の問題も起こります。

上手く行った場合でも、同期化のオーバーヘッ

ドにより効率化に限界があり、CPUまたはコア

を増やした場合のようなゲインは見込めません。

タイミング関連のタスクを効率的に並列する

方法を見つけ出すことは、インプリメンテーション

の TATを大幅に短縮する鍵となります。

Olympus-SoCのタスク指向の並列化技術は、

粒度の細かい、ロックを使用しないテクニックで

あり、業界で初めてタイミング・カーネル内の最

も時間のかかるタスクの並列化を可能にし、多

数のCPUコアに対して高いレベルのスケーラビ

リティを実現したものです。タスク指向の並列

処理はOlympus-SoCのネイティブに並列的な

ソフトウェア・アーキテクチャ、ならびに最新の

データ依存性解析およびタスク同期化アルゴリ

ズムにより可能になったものです。その結果、タ

イミング解析の大幅な処理時間高速化と、設計

収束までのトータルの期間を大幅に短縮できる

ようになりました。

まとめ

設計の性能と収束までの期間は、チップ・ア

センブリ機能の不足により悪影響を受けます。大

規模なデータ・セット、設計のバリエーションと複

雑性は従来のインプリメンテーション・システム

の限界を超えています。

ワークアラウンドとして、業界では設計のサ

ブ・ブロックの抽象モデルに大きく依存したチッ

プ・アセンブリ手法が開発されました。言い換え

ると、ツールのキャパシティの制限により、人工

的な分割が強いられているということです。トップ

レベルはこれらの抽象化されたサブ・ブロックを

配置し、配線することにより構成されます。これ

で良いケースも一部にはありますが、設計者は

希望する任意の抽象度でチップ全体のパーティ

ションを表現する柔軟性を必要としています。

抽象化による不正確性、不適切なピンアサ

イン、間違ったブロック・バジェットに加えて、従

来の物理設計システムでは複数のコーナー／

モード・シナリオを同時に処理することができず、

階層対応のトップダウンCTSを実行できません。

データ・セットの規模が拡大する中で、処理時間

もかかり過ぎるようになっています。これらの

様々な問題がチップの不良、歩留まりの低下、

パフォーマンスの損失、スケジュールの遅れに

つながります。

メンター・グラフィックスは、チップ・アセンブ

リのためのソリューションとしてOlympus-SoC

配置配線システムを提供しています。コンパク

トなデータベースにより設計者はすべてのパー

ティションを何らのタイミングあるいは物理的抽

象化を行うことなく読み込み、チップ全体のシー

ムレスなビューに基づいてトップレベルの最適

化を行うことができます。階層CTSエンジンは、

トップダウン、ボトムアップどちらの手法でも最

高品質のクロックツリーを生成します。

Olympus-SoCのタイミング解析および最適化

エンジンは、任意の数のモードおよびコーナーに

対して設計を同時に最適化するとともに、OCV

やNBTIなどの高度な要件にも対応できます。タ

イミング解析と最適化は完全に並列化されてお

り、複数のコアおよびCPUに対して効率的にス

ケールできます。実際のテープアウト事例におい

て、Olympus-SoCの並列タイミング解析は8個

のコアを使って解析時間を1/7に短縮し、設計収

束までのトータルの期間を1/4に短縮しました。

Olympus-SoCの高度なアーキテクチャは、

65nmノード以降で設計者が直面する最も困難

なチップ・アセンブリの課題を解決する、強力か

つ柔軟なソリューションです。

図2：Olympus-SoCでは、ブロック間のパスに対するフルチップ・タイミング解析が可能です。

nv09_spr_B.qxd 2009/04/09 14:35 ページ 4

3

ロックにわたるパスに未修正の違反が残りまし

た。なぜでしょうか?

抽象化アプローチには、ブラックボックス・モ

デルからインタフェース・ロジック・モデル（ILM）

まで様 な々ものがありますが、すべて本質的に精

度の損失につながります。ほとんどのケースにお

いて、これらのモデルは「読み取り専用」であり、

チップのトップレベルで行う最適化処理を著しく

制限します。これらのモデルが「書き込み可能」

な場合でも、オリジナルのデータとの同期を維持

するために設計者はかなり面倒な作業を強いら

れます。目標とするフルチップの性能とタイミン

グを達成する作業の複雑さに、このような問題

が加わるのです。

抽象化を行う唯一の理由は、標準的ICインプ

リメンテーション・ツールに見られるキャパシティ

制限を回避するためです。トップレベルで最高の

精度を得るためには、異なるブロックに任意のレ

ベルの抽象度を使用し、ユーザに柔軟性を与え

ることのできる非常に大きなキャパシティを備え

た物理設計システムが必要です。65nm以下で

は、より多くのモードおよびコーナーに対して設

計をコンカレントに最適化する必要があるため、

キャパシティの問題はさらに増幅されます。ほと

んどのツールにおいて、チップレベルでのタイ

ミング、シグナル・インテグリティ、性能、消費

電力の収束には、それぞれのシナリオに対して

個別の抽象モデルが必要となります。

不適切なタイミング・バジェットに関する問題

チップ・プランニング段階では、トップレベル

のグローバル・パスのタイミングおよびブロック

間配線の予測はインプリメンテーション後よりも

精度が劣ります。従って、チップレベルの最適化

を行う際、いくつかのブロックに対するバジェッ

トが達成不可能でした。この問題は、バウンダ

リ・タイミング制約が不適切であったこと、そして

トップレベルでの設計最適化段階で、モデルが

抽象モデルであったためにブロックのI/Oパスの

タイミングに適切な変更が加えられなかったこと

が重なった点にあります。

一般に、階層設計においてあらゆるブロックに

適切なI/Oバジェットを設定するということは困難

です。このことは、チップ・アセンブリ段階での問

題につながります。設計チームはこの問題に対

して、フィジカル・ブロックのI/Oパスバウンダリ

にレジスタを挿入するなど、アーキテクチャ変更

で対応しようとしました。ただし、これは根本的

には物理設計ツールの制限であるにもかかわら

ず、アーキテクチャ・レベル（パイプラインの段

数追加）であまりに多くの人工的な制限を課す

ことになります。

不適切なピンアサインおよびブロック配置

ピンアサインは、フルチップ・レベルではほとん

どの部分でタイミング収束には影響しません。し

かしチップレベルのパスがブロック間でタイミン

グ制約を満たせない場合には、ピンアサインが最

適でないことが原因である場合があります。ピン

アサインに対する「フィードバック・ループ」は現

状、配線にのみ頼っています。タイミングがクリ

ティカルなパスに関連するピンを近くに保つ、あ

るいはポジティブ・スラック・パスに属するピンを

分散させるための努力はなされていません。ピン

アサインは完全に固定化することはできず、トッ

プレベルでのタイミングを収束させながら最大の

柔軟性を達成するには、フルチップ・レベルで見

直す必要があります。

フルチップ・クロックツリー合成の課題

フルチップでのクロック・アセンブリは、チッ

プ・アセンブリのタスクの中でも最も難しいもの

の1つです。ユーザは、ブロックに対する挿入遅

延目標を予測し、オンチップ変動（OCV）などの

効果や異なるモードでの動作などを考慮しなが

らクロックツリーのバランスを取らなければなりま

せん。しかしブロックに対する挿入遅延を予測す

ること自体が、ブロック間のパスやフィードバッ

ク・パスがある場合には、非常に難しいあるいは

不可能なタスクとなります。

スキューとレイテンシの目標を

達成するために、多くの場合設計

チームはトップレベルのクロックツ

リーを手作業で編集しなければな

りません。チップ全体のクロックの

バランスを取るフルチップのトップ

ダウンCTSを行うというオプション

は、この設計例のツール・フローで

は選択できませんでした。ツール

のキャパシティに制限があったこ

とと、CTSエンジンが物理階層を

ネイティブに処理できなかったためです。

フルチップ・タイミング解析の課題

この設計事例では、チップレベルのタイミング

を収束させる際にさらに多くの問題が発生しまし

た。ツールに様々なモード、コーナー、ケース解

析、複雑なクロック設計に対応する機能がなか

ったためです。図1は、トップレベルでの複数の

ブロックにわたるタイミング・パスを示しています。

設計チームはシナリオを1つずつ解析、最適化す

る作業を複数回繰り返す必要がありました。

この問題は、初期チップ・アセンブリで適用

された制約が精度を欠いていたためにさらに悪

化しました。使用したツールは、ばらつきを考慮

したインクリメンタルな解析インフラも備えてい

なかったため、設計チームは迅速な「what-if」検

討による包括的な解析を実施することができな

かったのです。既存のフィジカル・インプリメン

テーション・システムには、このようなばらつき

を包括的に対応するように設計されたタイミン

グ・エンジンを備えているものはありませんでし

た。また、チップ・アセンブリ段階での設計の規

模は大きく、そのことだけでも妥当な処理時間

を維持しつつ設計を高精度に解析するという点

で、ほとんどの既存インプリメンテーションによる

設計システムは使えないものになります。これ

はツールのキャパシティが限られていること、そ

して最新のマルチコア・プラットフォームを使用

したタイミング解析と最適化の並列処理に対応

していないことに因るものです。

チップ・アセンブリのためのソリューション

チップ・アセンブリの問題は、旧世代化しつつ

図1：グローバル・パスに対する予測が不正確なことによる不適切なブロック・バジェットは、チップレベルのタイミング収束を不可能にすることがあります。

6

N e w s a n d V i e w s

高度なPCBシステム設計の課題に対応パワー・インテグリティ解析ツール「HyperLynx PI」

FEATURE-2 | PCB System Design

近年、地球環境への配慮からエコへの取り組

みが活発化しています。いかにCO2の排出を減

少させるかについて、企業によっては社運をか

けた取り組みに発展しているケースもあります。

このような流れの中で、デジタル家電などの中

枢を司る半導体チップへの「エコ」要求も例外

ではありません。ベンダ各社は、これまでの高

性能で低価格な製品仕様に加え、ローパワー化

という課題に直面しており、デバイスからこれら

を実装するプリント基板（以下PCB）、さらには

PCBを搭載する筐体システム全体に至るまで、

低消費電力化が設計現場を直撃しています。

デバイスのローパワー化にメリットは多いので

すが、当然デメリットも存在します。供給電圧の

減少により、その閾値が減少しノイズマージン

が減少してしまうのです。結果的に、回路設計

者はデジタルやアナログのロジック設計のみな

らず、これまで以上にレイアウト設計者と協力し

て、回路図に表現されないPCB上の電源分配

回路（以下PDN: Power Distribution Network）の

設計への注力が不可欠になってきています。

IRドロップ

まず考慮すべき問題として、各電源／グラン

ドプレーン間で、過剰な電流密度と直流電圧降

下（IRドロップ）を避けることが必要になります。

電流密度が異常に増加すると、例えばPCB上

では電源の配線幅が狭い銅箔部分から発熱し

最悪は火災を引き起こす原因にもなります。

HyperLynx® PIは、正確なICのピン位置やモ

デルを考慮した不規則な形状の電源／グランド

プレーン構造をレイアウトの前後で解析可能で

す。レイアウトの前、いわゆるプランニング段階

でのプリ解析についての特長は後述しますが、

プリ／ポスト解析のどちらの解析結果も3次元

表示機能と電圧・電流のグラデーション表示が

でき、またどの角度からも電源の品質が確認で

きます。そのため、設計者は電源やグランドプ

レーンの構造に関する問題を迅速に特

定し、解決することができ、問題箇所が

発見された場合には、電源プレーン編

集機能を使ってwhat-if解析を実施する

ことができます。

デカップリング解析

直流系の電源解析に続き考慮すべき

点は、交流的、いわゆる高周波が原因で

発生するノイズをいかに減少させるかに

あります。すなわち供給される電源信号

にノイズを乗せないPDN設計です。このノイズ

発生のメカニズムはかなりの曲者です。PDN設

計の理想形は、グランドと電源／電圧間の交流

的なインピーダンスがゼロとなることです。抵抗

分がゼロなら、起電力は発生しないためにノイズ

も発生しません。しかし、現実の世界は異なりま

す。インピーダンスを上昇させる原因はいくつか

ありますが、高周波の世界では主にL（インダク

タ）成分とC（キャパシタ）成分によりインピーダン

スが形成されます。このインピーダンスを押さえ込

むもっともポピュラーな手法が、PCB上にデカッ

プリング・キャパシタを「多数」実装することです。

一般的にコンデンサはデバイスへの一時的な電

源供給のためのバッテリ的な役目もありますが、

LとCの高周波特有な関係により低インピーダン

ス化が容易に実現できる部品ともいえます。

HyperLynx PIのデカップリング解析機能で

は、新しく開発された高速3次元ソルバにより適

切なデカップリング・キャパシタの実装の最適化

が可能となり、これまで比較的過剰実装されてい

たデカップリング・キャパシタ数の削減も可能と

なります。また精度や解析速度が要求されるキャ

パシタのモデリングの取り扱いも3種類の方法

が選択できます。1つ目は、最もシンプルなC-L-

R定数を入力する方法です。2つ目はSPICE受

動モデル、そして3つ目が最も精度が保障できる

Sパラメータ・モデルです。このSパラメータ・モ

デルで記述されたキャパシタは現在、主要な部

品メーカーのウェブサイトからダウンロードできる

ため、より精度の高い解析環境が提供可能です。

ACノイズ解析

ACノイズの問題は、ソース信号の特性、例え

ば、最大の振幅電流値やそのエッジレートの鋭

さなどにより、想定外のノイズが発生し深刻な問

題を引き起こす点にあります。ACノイズは、イン

ダクタ成分L（di/dt）と大きく関係し、電圧降下を

引き起こします。また、最近ではデザイン重視の

製品が増加し、それに伴いPCBの形状も複雑化

しています。ACノイズによるデバイスの供給電

圧レベルは、まるで池に無数の石を同時に投げ

込んだ場合の水面の変化と同様に、PCBの該

当電源プレーン上のポイントで異なります。従っ

てこれを事前に検証して、マージン不足検証に

備えることが急務です。

HyperLynx PIのACノイズ解析機能は、スイッ

チングのための信号源の定義として三角波、台

形波、サイン波、ガウス波を、GUIを使用して必

要なピンに容易に与えることができます。IRド

ロップの項でも記述した3次元ビューアなどで

最大ノイズや電流値の測定、また問題発生時に

はプレーン編集やデカップリングコンデンサの

編集（追加、削除、修正）も可能で、解析結果は

図1：デカップリング解析実施のインピーダンス分布状態例

nv09_spr_B.qxd 2009/04/09 14:35 ページ 2

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□すべて □ IC寄生容量抽出／解析 □システム・メカトロニクス

□ FPGA □ IC物理検証 □車載ネットワーク設計

□機能検証 □テスト（DFT） □ケーブリング／ハーネス

□アーキテクチャ／Cベース設計 □ PCB機能設計（回路図設計） □組込みソフトウェア

□ IC/ASIC機能設計 □ PCBレイアウト

□ IC/ASICレイアウト □ PCBライブラリ管理／設計 □その他（ ）

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http://www.mentorg.co.jp/app_nv/

7

http://supportnet.mentor.com/japan/SupportNet Information

コミュニティの日本語対応を進めています

メンター・グラフィックス・コミュニティは、英語でオープンしてから半年以上が経過し

ました。すでに3,000人を越えるユーザにご利用いただき、デザインエリアごとに日々活

発な議論が展開されています。メンター・グラフィックスのユーザは世界中に広がってお

り、このメンター・グラフィックス・コミュニティも今年の2月から部分的に多言語対応と

なりました。ボタンやブロック・タイトルなどのキャプションのほとんどを希望の言語で表示

することができます。実状では、まだまだ英語による書き込みがほとんどですが、今後は

日本の皆さまに参加いただける様に管理体制を整備していきます。ぜひご活用ください。

SupportNetには貴社すべてのユーザ様をご登録ください

SupportNetのユーザ・アカウントは、貴社の複数のお客様にご登録いただくことができ

ます。SupportNetでは、技術情報の検索機能のほか、最新リリースのダウンロード機能

などを提供しています。ご登録は、SupportNetトップページより「ユーザ登録」をクリック

するか、または以下のページにアクセスしてください。

●SupportNetユーザ登録：http://supportnet.mentor.com/user_jp/register.cfm

IRドロップ同様、PCB-CADに戻る必要がなく

HyperLynx PI上でのデバッグ作業が可能とな

ります。

電気設計者とレイアウト設計者が協業

上述したように、キャパシタの実装を増やす

ことにより低インピーダンス化は可能ですが、実

際どの程度キャパシタを実装すればコストと特

性を両立した最適値が得られるのでしょうか？本

来PDNを設計する場合、デカップリング・キャパ

シタの必要数と位置を判断し、保守的なキャパ

シタの使用を避けて部品コストと基板面積を節

約しなければなりません。また電気設計者は、

様々なPCBの材料やスタックアップを調査し、

最適な電気特性とコストを検討しなければなり

ません。しかし、この作業には当然のことながら

時間との戦いが存在します。最終的なポスト解

析処理は、長時間シミュレータを回し続けて検

証する必要があったため、これまでは、適切な

デカップリング戦略を持ったレイアウト設計者や

解析専任者がこなしていました。HyperLynx PI

では、この作業を設計の上流のプランニング段

階で解析することができます。

プランニング段階で様々な検証機能を提供

HyperLynx PIでは、これまで一般的なPIツー

ルのポスト解析機能（PCB-CADからのデータ取

り込み解析）に加え、設計の上流段階で使用で

きるプランニング機能を提供します。PCB-CAD

の完成を待たずに、キャパシタや基板外形、層

数などのパラメータを簡単に操りパワー・インテ

グリティのざっくりとした解析を短時間で実施す

ることが可能です。これにより設計者は設計の

初期段階でデカップリング・キャパシタの最適な

数、配置、値を決定することができます。電気

設計者は、この情報を元に電源構造とデカップ

リング・キャパシタのレイアウト検討をレイアウト

設計者とも事前に協業でき、また品質の高い

PDN設計の早期に実現することで、パワー・イン

テグリティの設計の手戻りを最小限で抑えること

ができるのです。

シグナル・インテグリティとの連携HyperLynx SI

HyperLynx PIは、定評あるHyperLynx SI

（EXT、GHz）と緊密に統合されており、パワー・

インテグリティとシグナル・インテグリティの両

面から、製品設計に必要とされるさまざまな解

析・検証環境を1つのカーネルで提供します。

HyperLynx SIには、通常のパラレル（同期）伝

送、先進のメモリ（DDR、DDR2、DDR3、ソー

ス・シンクロナス）伝送、さらにはSERDES（非

同期）伝送に対応したシグナル・インテグリティ

解析やタイミング解析機能が含まれています。こ

れらHyperLynxシリーズを使用することで、設計

技術者はPCB設計における様々なノイズ問題を

解決させることができ、コストのかかる試作回数

の繰り返しが大幅に削減可能になります。

多言語対応と同時に、ユーザごとにカスタマイズできる機能を追加しました。この機能を使用してトップページのレイアウトを自由に構成することが可能です。

図2：プランニング段階におけるデカップリング・コンデンサ対策前後の比較例

キリトリ線

2

N e w s a n d V i e w s

今日の数百万ゲート規模のSoCは、その規模と複雑性がますます拡大し、チップをより小さく分割した階層チップ設計手法が必須となってきてい

ます。大規模SoCにおいて階層手法が必要となるのは、この手法が設計自動化ツールのキャパシティを拡張、ツールの処理時間を短縮し、最終

段階での設計変更を最小限に抑えることができるためです。しかし階層手法に則ったフローを使用しても、現在のフィジカル・インプリメンテーション・

ツールは、チップの仕様条件をアグレッシブなスケジュール内に達成する上で様々な問題に直面しています。本稿では、チップ・アセンブリの課題

について確認し、すべての問題を包括的に解決できるインプリメンテーション・システムの条件について解説します。

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消

はじめに

階層設計フローは、以下に挙げられるような設

計データの複雑性と規模の爆発的拡大がもたら

す課題に対応するために開発されました。

● 複数のプロセッサ・コア

● 複数のメモリ・ブロック

● ソフトウェアIPとハードウェアIP

● アナログ回路

● 設計モード、環境条件、製造工程、デバイス／

インターコネクトの振る舞いのバリエーション

階層設計フローには通常、次の3つの主要な

段階があります。

● チップ・プランニング：設計の分割、タイム・

バジェット、ブロック配置、ピンアサイン、消費

電力とクロックのプランニング

● ブロック・インプリメンテーション：配置、CTS

（クロックツリー合成）、最適化、配線

● チップ・アセンブリ：ブロックのインスタンス化、

トップレベルのグルー・ロジック最適化、トップ

レベルCTS／配線、グローバル配線バッファ

リング、電源およびクロック信号配線など

チップ・プランニングは設計フローの早期段階

において行われ、性能、タイミング、消費電力、

面積などの主要な設計指標の見積を算出します。

その後、デザインはブロックに分割され、並行し

て各ブロックの設計が行われます。ブロック完成

後、それらを再度組み合わせた上で、トップレベ

ルの配線と最適化が行われます。ここでチップ・

プランニングとブロック・インプリメンテーション

段階のエラーが発見されると、不必要な繰り返

し工程とビジネスチャンスを逸することにもつな

がります。このような予期せぬ事態にチップ・ア

センブリ段階で遭遇しないために、設計チーム

はチップ・アセンブリをブロック･インプリメンテー

ションと同時に開始するようになりました。

チップ・アセンブリの課題

チップ・アセンブリの課題をよく理解するため

に、従来のEDAツールを使った設計を参考事例

として取り上げます。このデザインの仕様は以下

の通りです。

● 21Mゲート

● 90nm

● 300MHz

● 500個以上のRAM

● 3つの動作モード、2つのテストモード

● OCVモデリングを使用した5つのタイミング・

コーナー

このデザインは6個のブロックに分割され、各ブ

ロックの詳細なデザイン・インプリメンテーション

が平行して行われました。設計チームは、チップ

レベルの性能を検証するためにフルチップのア

センブリを行いましたが、チップレベルでは次の

ような予期せぬ問題が設計チームを待っていま

した。

● ツールのキャパシティ制限を克服するために使

用された抽象モデルは、チップレベルのタイミン

グを収束させるのに十分な精度ではなかった。

● チップ・プランニングでの不適切なタイム・バ

ジェットにより、抽象モデルでは修正できない

I/Oタイミング違反を引き起こした。

● 不適切なピンアサイン、ブロック配置が発見

されたが、チップレベルでは柔軟性がなかっ

たため、チップ・プランニングおよびブロック・

インプリメンテーション段階に戻ってやり直す

必要があった。

● CTSエンジンが階層に対応しておらず、ブロッ

クの挿入遅延の見積精度が甘いため、チップ

レベルでのCTSはスキューおよびレイテンシ

目標を満たすことができなかった。

● フルチップでのスタティック・タイミング解析は

各コーナー／モード・シナリオに対して個別の

タイミングおよび最適化処理を実行する必要

があり、ツールのキャパシティ不足とマルチコ

ア・コンピュータ・プラットフォームへの非対応

から、必要以上に長い処理時間を要した。

これら個々の問題について、以降のセクション

で詳細を見ていきます。

チップレベルでの抽象モデルの使用

設計データは大規模化する一方ですが、ツー

ルのキャパシティはそれに追従できていません。

物理設計ツールのこのようなキャパシティ制限

を回避するため、この事例ではタイミングおよ

びフィジカル・ビューを6個のブロックに分解する

必要がありました。チップレベルでは、フルチップ

のタイミング解析と最適化を可能にするためにこ

れらのブロックは抽象化されましたが、複数のブ

nv09_spr_A.qxd 2009/04/14 10:59 ページ 2

Winter 2009 冬号

特集： 「より複雑化するアナログ・ミックスシグナル検証に対応するクローズド・ループ検証」

サクセス・ストーリー： Philips Applied Technologies

「FloTHERMシミュレーション・ソフトウェアでAmbientlight TV技術の熱設計課題を解決」

新製品： 「メンター･グラフィックスが新たに提供する熱問題ソリューション・ツール」

サポート情報： ● SupportProニュースレターをご講読ください

Autumn 2008 秋号

特集１： 「なぜ高位合成で加算器が共有されない場合があるのか？」

特集２： 「メンター・グラフィックスのVモデルによる自動車電子／電気設計支援」

サポート情報： ● SupportNetご利用状況レポート

Summer 2008 夏号

サクセス・ストーリー： 三菱電機株式会社

「複数設計者間の同時設計をより可能にする、XtremePCB環境導入により、PCB設計を革新」

特集： 「戦略的検証実践のススメ」

サポート情報： ● 進化するSupportNetの最新情報

Spring 2008 春号

特集1： 「閉ループ・テストベンチ・オートメーション」

特集2： 「45nm配置配線の課題に取り組む」

サポート情報： ● SupportNetを動画で体験

● SupportNetをさらに便利に使うには

Winter 2008 冬号

サクセス･ストーリー1：「シーメンスがLSI設計にQuesta AVM採用、SystemVerilogの豊富な機能を短期間に実用化」

サクセス･ストーリー2：「Galileoシグナル・ジェネレータASICの開発」

サポート情報： ● 新しいオプションでSupportNet検索がより便利になりました

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● お申し込み先E-mail：mktg_mgj@mentor.com

News and Viewsのバックナンバーは、下記のホームページでもご覧いただけます。

News and Views編集部　　TEL：03-5488-3035 FAX：03-5488-3032 E-mail：mktg_mgj@mentor.com

http://www.mentorg.co.jp/training_and_services/news_and_views/

N e w s a n d V i e w sSpring 2009 Vol .26

●発行日 2009年4月30日（季刊）●発行人 メンター・グラフィックス・ジャパン株式会社●編集人 News and Views 編集部

東京都品川区北品川4丁目７番35号御殿山ガーデン（コーポレート・マーケティング部内）

TEL：(03) 5488ｰ3035E-mail：mktg_mgj@mentor.com

「News and Views」の送付中止、宛先の変更は下記編集部までご連絡ください。

● TEL ：(03) 5488ｰ3035● FAX ：(03) 5488ｰ3032● E-mail ：mktg_mgj@mentor.com●Web site：www.mentorg.co.jp/info/

本社〒140ｰ0001東京都品川区北品川4丁目７番35号御殿山ガーデン営業代表：(03) 5488ｰ3030

大阪支店〒532ｰ0004大阪府大阪市淀川区西宮原2丁目1番3号SORA新大阪21代表：(06) 6399ｰ9521

名古屋支店〒460ｰ0008愛知県名古屋市中区栄4丁目2番29号　名古屋広小路プレイス代表：(052) 249ｰ2101

ホームページ

メンター・グラフィックス・ジャパン：www.mentorg.co.jpメンター・グラフィックス米国本社：www.mentor.com

サポート・センターSupportNetトップページ：supportnet.mentor.com/japan/お問い合わせ：supportnet.mentor.com/servicerequests_jp/open.cfm

＊Mentor GraphicsはMentor Graphics Corporationの登録商標です。＊記載されている製品名および会社名は、すべて各社の登録商標または商標です。この印刷物は、環境にやさしい植物性大豆インキを使用しています。

N e w s a n d V i e w sProviding Leading Electronic Design Automation Solutions

Spring2009 Vo l .26

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消FEATURE-2 | PCB System Design

高度なPCBシステム設計の課題に対応パワー・インテグリティ解析ツール「HyperLynx PI」

ここからはがしてミシン目で切り離してください

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7

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なりました。ボタンやブロック・タイトルなどのキャプションのほとんどを希望の言語で表示

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IRドロップ同様、PCB-CADに戻る必要がなく

HyperLynx PI上でのデバッグ作業が可能とな

ります。

電気設計者とレイアウト設計者が協業

上述したように、キャパシタの実装を増やす

ことにより低インピーダンス化は可能ですが、実

際どの程度キャパシタを実装すればコストと特

性を両立した最適値が得られるのでしょうか？本

来PDNを設計する場合、デカップリング・キャパ

シタの必要数と位置を判断し、保守的なキャパ

シタの使用を避けて部品コストと基板面積を節

約しなければなりません。また電気設計者は、

様々なPCBの材料やスタックアップを調査し、

最適な電気特性とコストを検討しなければなり

ません。しかし、この作業には当然のことながら

時間との戦いが存在します。最終的なポスト解

析処理は、長時間シミュレータを回し続けて検

証する必要があったため、これまでは、適切な

デカップリング戦略を持ったレイアウト設計者や

解析専任者がこなしていました。HyperLynx PI

では、この作業を設計の上流のプランニング段

階で解析することができます。

プランニング段階で様々な検証機能を提供

HyperLynx PIでは、これまで一般的なPIツー

ルのポスト解析機能（PCB-CADからのデータ取

り込み解析）に加え、設計の上流段階で使用で

きるプランニング機能を提供します。PCB-CAD

の完成を待たずに、キャパシタや基板外形、層

数などのパラメータを簡単に操りパワー・インテ

グリティのざっくりとした解析を短時間で実施す

ることが可能です。これにより設計者は設計の

初期段階でデカップリング・キャパシタの最適な

数、配置、値を決定することができます。電気

設計者は、この情報を元に電源構造とデカップ

リング・キャパシタのレイアウト検討をレイアウト

設計者とも事前に協業でき、また品質の高い

PDN設計の早期に実現することで、パワー・イン

テグリティの設計の手戻りを最小限で抑えること

ができるのです。

シグナル・インテグリティとの連携HyperLynx SI

HyperLynx PIは、定評あるHyperLynx SI

（EXT、GHz）と緊密に統合されており、パワー・

インテグリティとシグナル・インテグリティの両

面から、製品設計に必要とされるさまざまな解

析・検証環境を1つのカーネルで提供します。

HyperLynx SIには、通常のパラレル（同期）伝

送、先進のメモリ（DDR、DDR2、DDR3、ソー

ス・シンクロナス）伝送、さらにはSERDES（非

同期）伝送に対応したシグナル・インテグリティ

解析やタイミング解析機能が含まれています。こ

れらHyperLynxシリーズを使用することで、設計

技術者はPCB設計における様々なノイズ問題を

解決させることができ、コストのかかる試作回数

の繰り返しが大幅に削減可能になります。

多言語対応と同時に、ユーザごとにカスタマイズできる機能を追加しました。この機能を使用してトップページのレイアウトを自由に構成することが可能です。

図2：プランニング段階におけるデカップリング・コンデンサ対策前後の比較例

キリトリ線

2

N e w s a n d V i e w s

今日の数百万ゲート規模のSoCは、その規模と複雑性がますます拡大し、チップをより小さく分割した階層チップ設計手法が必須となってきてい

ます。大規模SoCにおいて階層手法が必要となるのは、この手法が設計自動化ツールのキャパシティを拡張、ツールの処理時間を短縮し、最終

段階での設計変更を最小限に抑えることができるためです。しかし階層手法に則ったフローを使用しても、現在のフィジカル・インプリメンテーション・

ツールは、チップの仕様条件をアグレッシブなスケジュール内に達成する上で様々な問題に直面しています。本稿では、チップ・アセンブリの課題

について確認し、すべての問題を包括的に解決できるインプリメンテーション・システムの条件について解説します。

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消

はじめに

階層設計フローは、以下に挙げられるような設

計データの複雑性と規模の爆発的拡大がもたら

す課題に対応するために開発されました。

● 複数のプロセッサ・コア

● 複数のメモリ・ブロック

● ソフトウェアIPとハードウェアIP

● アナログ回路

● 設計モード、環境条件、製造工程、デバイス／

インターコネクトの振る舞いのバリエーション

階層設計フローには通常、次の3つの主要な

段階があります。

● チップ・プランニング：設計の分割、タイム・

バジェット、ブロック配置、ピンアサイン、消費

電力とクロックのプランニング

● ブロック・インプリメンテーション：配置、CTS

（クロックツリー合成）、最適化、配線

● チップ・アセンブリ：ブロックのインスタンス化、

トップレベルのグルー・ロジック最適化、トップ

レベルCTS／配線、グローバル配線バッファ

リング、電源およびクロック信号配線など

チップ・プランニングは設計フローの早期段階

において行われ、性能、タイミング、消費電力、

面積などの主要な設計指標の見積を算出します。

その後、デザインはブロックに分割され、並行し

て各ブロックの設計が行われます。ブロック完成

後、それらを再度組み合わせた上で、トップレベ

ルの配線と最適化が行われます。ここでチップ・

プランニングとブロック・インプリメンテーション

段階のエラーが発見されると、不必要な繰り返

し工程とビジネスチャンスを逸することにもつな

がります。このような予期せぬ事態にチップ・ア

センブリ段階で遭遇しないために、設計チーム

はチップ・アセンブリをブロック･インプリメンテー

ションと同時に開始するようになりました。

チップ・アセンブリの課題

チップ・アセンブリの課題をよく理解するため

に、従来のEDAツールを使った設計を参考事例

として取り上げます。このデザインの仕様は以下

の通りです。

● 21Mゲート

● 90nm

● 300MHz

● 500個以上のRAM

● 3つの動作モード、2つのテストモード

● OCVモデリングを使用した5つのタイミング・

コーナー

このデザインは6個のブロックに分割され、各ブ

ロックの詳細なデザイン・インプリメンテーション

が平行して行われました。設計チームは、チップ

レベルの性能を検証するためにフルチップのア

センブリを行いましたが、チップレベルでは次の

ような予期せぬ問題が設計チームを待っていま

した。

● ツールのキャパシティ制限を克服するために使

用された抽象モデルは、チップレベルのタイミン

グを収束させるのに十分な精度ではなかった。

● チップ・プランニングでの不適切なタイム・バ

ジェットにより、抽象モデルでは修正できない

I/Oタイミング違反を引き起こした。

● 不適切なピンアサイン、ブロック配置が発見

されたが、チップレベルでは柔軟性がなかっ

たため、チップ・プランニングおよびブロック・

インプリメンテーション段階に戻ってやり直す

必要があった。

● CTSエンジンが階層に対応しておらず、ブロッ

クの挿入遅延の見積精度が甘いため、チップ

レベルでのCTSはスキューおよびレイテンシ

目標を満たすことができなかった。

● フルチップでのスタティック・タイミング解析は

各コーナー／モード・シナリオに対して個別の

タイミングおよび最適化処理を実行する必要

があり、ツールのキャパシティ不足とマルチコ

ア・コンピュータ・プラットフォームへの非対応

から、必要以上に長い処理時間を要した。

これら個々の問題について、以降のセクション

で詳細を見ていきます。

チップレベルでの抽象モデルの使用

設計データは大規模化する一方ですが、ツー

ルのキャパシティはそれに追従できていません。

物理設計ツールのこのようなキャパシティ制限

を回避するため、この事例ではタイミングおよ

びフィジカル・ビューを6個のブロックに分解する

必要がありました。チップレベルでは、フルチップ

のタイミング解析と最適化を可能にするためにこ

れらのブロックは抽象化されましたが、複数のブ

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Winter 2009 冬号

特集： 「より複雑化するアナログ・ミックスシグナル検証に対応するクローズド・ループ検証」

サクセス・ストーリー： Philips Applied Technologies

「FloTHERMシミュレーション・ソフトウェアでAmbientlight TV技術の熱設計課題を解決」

新製品： 「メンター･グラフィックスが新たに提供する熱問題ソリューション・ツール」

サポート情報： ● SupportProニュースレターをご講読ください

Autumn 2008 秋号

特集１： 「なぜ高位合成で加算器が共有されない場合があるのか？」

特集２： 「メンター・グラフィックスのVモデルによる自動車電子／電気設計支援」

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Summer 2008 夏号

サクセス・ストーリー： 三菱電機株式会社

「複数設計者間の同時設計をより可能にする、XtremePCB環境導入により、PCB設計を革新」

特集： 「戦略的検証実践のススメ」

サポート情報： ● 進化するSupportNetの最新情報

Spring 2008 春号

特集1： 「閉ループ・テストベンチ・オートメーション」

特集2： 「45nm配置配線の課題に取り組む」

サポート情報： ● SupportNetを動画で体験

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Winter 2008 冬号

サクセス･ストーリー1：「シーメンスがLSI設計にQuesta AVM採用、SystemVerilogの豊富な機能を短期間に実用化」

サクセス･ストーリー2：「Galileoシグナル・ジェネレータASICの開発」

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News and Views編集部　　TEL：03-5488-3035 FAX：03-5488-3032 E-mail：mktg_mgj@mentor.com

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N e w s a n d V i e w sSpring 2009 Vol .26

●発行日 2009年4月30日（季刊）●発行人 メンター・グラフィックス・ジャパン株式会社●編集人 News and Views 編集部

東京都品川区北品川4丁目７番35号御殿山ガーデン（コーポレート・マーケティング部内）

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Spring2009 Vo l .26

FEATURE-1 | IC Nanometer Design

チップ・アセンブリの課題に取り組む

物理設計後期のボトルネックを解消FEATURE-2 | PCB System Design

高度なPCBシステム設計の課題に対応パワー・インテグリティ解析ツール「HyperLynx PI」

ここからはがしてミシン目で切り離してください

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