國立臺灣師範大學

光電科技研究所

碩士論文

Institute of Electro-Optical Science and Technology

National Taiwan Normal University

利用波長 365nm黃光微影製程之奈米微結構

Nano-Scale Structure with Lithography Process by

Wavelength 365nm

指導教授李敏鴻 博士

研究生郭峻岳

中 華 民 國一六年 七 月

I

Publications

1 M H Lee S-T Fan C-H Tang P-G Chen Y-C Chou H-H Chen

J-Y Kuo M-J Xie S-N Liu M-H Liao C-A Jong K-SLi M-C

Chen and C W Liu ldquoPhysical Thickness 1x nm Ferroelectric HfZrOx

Negative Capacitance FETs rdquo in Technical Digest International Electron

Device Meeting (IEDM) pp 306-309 San Francisco Dec 3-7 2016

2 M H Lee P-G Chen S-T Fan J-Y Kuo C-H Tang H-H Chen and

C W Liu ldquoThe Design of SiSiGe-Based Face-Tunneling FET for Low

Power and Appropriated Applications in the IoT Era rdquo Materials Research

Society (MRS) Spring Meeting amp Exhibit ED7404 Phoenix Arizona Apr

17-21 2017

3 M H Lee P-G Chen S-T Fan C-Y Kuo H-H Chen S-S Gu Y-C

Chou C-H Tang R-C Hong Z-Y Wang M-H Liao K-S Li M-C

Chen and C W Liu ldquoNegative Capacitance FETs with Steep Switching by

Ferroelectric Hf-based Oxide rdquo International Symposium on VLSI

Technology Systems and Applications (VLSI-TSA) T3-1 Hsinchu Taiwan

Apr 24-27 2017

4 M R Jiang C Y Kuo J -W Lee E R Hsieh M H Lee Steve S

Chung ldquoNegative Capacitance FETs with Steep Switching by Ferroelectric

Hf-based Oxide rdquo International Electron Devices and Materials

Symposium (IEDMS) Taipei Taiwan 2017

II

中文摘要

鰭型電晶體有利於微縮以獲得更好閘極控制能力本實驗欲透過波長

365nm 黃光微影製程方式而非電子束直寫（E-beam Direct Write EBDW）

將鰭型線寬曝光至奈米鰭奈米牆但若只是單純使用一般黃光微影製程的

極限是無法將線寬曝至奈米等級之理想值故欲透過 Dummy Fin 設計以

保護與光罩本身結構設計避免顯影時被沖斷再者透過水平爐管熱氧化

(Oxidation)方式進一步對 Fin 本身進行二度線寬微縮才有辦法將鰭型線

寬(Fin Width)微縮至奈米級的線寬而本論文則將奈米鰭奈米牆成功達到 8

奈米線寬

關鍵字鰭型電晶體鰭型線寬奈米鰭奈米牆黃光微影

III

Abstract

Fin-type transistor has well gate control capability This study will investigate photo

lithography process to reach the nanometer scale finwall by wavelength 365nm without

E-beam writer We will design the dummy layout to protect and avoid damage the Fin In

order to further reduce Fin width the thermal oxidation process is used to comsumpt Si and

obtains the nano-scale line width The nano Finwall is successfull demonstrated with Fin

width 8nm in this thesis

Keywordfin-shaped FET Fin widthnano Finwallphoto lithography

IV

致謝

首先非常感謝我的指導教授李敏鴻教授的指導在這兩年裡給予課

業上細心教導與實驗上全力支持讓我得以在碩一期間就在台北學校將所

有課程修得完畢碩二期間則是由於老師的大力支持讓我得以在新竹 NDL

全力在實驗上衝刺一路走來老師給予的指教已經不再只是侷限於課業

上的專業知識更多的是社會上人與人相處間的小細節儼然從這一次又

一次的教導中默默地讓我們了解研究生的生活就像是個小型的社會圈底

下的縮影因此必頇開始學會對自己所做所言表現出負責任的態度

也非常感謝實驗室大學長陳品光及當初提拔我得以順利進到李敏

鴻教授這個實驗室的團隊劉謙學長另外更需要同儕的支持與相伴非

常開心獲得同屆的唐啟軒同學唐老大的關照以及陳宣翰陳大大的關

懷讓我們實驗室裡時不時皆充滿著歡笑聲而唯一遺憾的是當年一起打

拼的同屆唯一女生予雯由於太盡心盡力於實驗上忙碌導致身體不堪

負荷休學沒能一同畢業是我們這屆同學心中小小的遺憾

再者必頇感恩的是在我們碩一期間由碩二所指導我們成長的劭農

孟傑紹嘉及俊葳在我們剛進入研究生懵懂無知的時候給予關懷與

指教

接著也非常謝謝後續加入的新生昱辰翔升政穎世堯若純與

俊孙一路走來要感謝的人實在太多了於是就感謝天罷

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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Chen and C W Liu ldquoNegative Capacitance FETs with Steep Switching by

Ferroelectric Hf-based Oxide rdquo International Symposium on VLSI

Technology Systems and Applications (VLSI-TSA) T3-1 Hsinchu Taiwan

Apr 24-27 2017

4 M R Jiang C Y Kuo J -W Lee E R Hsieh M H Lee Steve S

Chung ldquoNegative Capacitance FETs with Steep Switching by Ferroelectric

Hf-based Oxide rdquo International Electron Devices and Materials

Symposium (IEDMS) Taipei Taiwan 2017

II

中文摘要

鰭型電晶體有利於微縮以獲得更好閘極控制能力本實驗欲透過波長

365nm 黃光微影製程方式而非電子束直寫（E-beam Direct Write EBDW）

將鰭型線寬曝光至奈米鰭奈米牆但若只是單純使用一般黃光微影製程的

極限是無法將線寬曝至奈米等級之理想值故欲透過 Dummy Fin 設計以

保護與光罩本身結構設計避免顯影時被沖斷再者透過水平爐管熱氧化

(Oxidation)方式進一步對 Fin 本身進行二度線寬微縮才有辦法將鰭型線

寬(Fin Width)微縮至奈米級的線寬而本論文則將奈米鰭奈米牆成功達到 8

奈米線寬

關鍵字鰭型電晶體鰭型線寬奈米鰭奈米牆黃光微影

III

Abstract

Fin-type transistor has well gate control capability This study will investigate photo

lithography process to reach the nanometer scale finwall by wavelength 365nm without

E-beam writer We will design the dummy layout to protect and avoid damage the Fin In

order to further reduce Fin width the thermal oxidation process is used to comsumpt Si and

obtains the nano-scale line width The nano Finwall is successfull demonstrated with Fin

width 8nm in this thesis

Keywordfin-shaped FET Fin widthnano Finwallphoto lithography

IV

致謝

首先非常感謝我的指導教授李敏鴻教授的指導在這兩年裡給予課

業上細心教導與實驗上全力支持讓我得以在碩一期間就在台北學校將所

有課程修得完畢碩二期間則是由於老師的大力支持讓我得以在新竹 NDL

全力在實驗上衝刺一路走來老師給予的指教已經不再只是侷限於課業

上的專業知識更多的是社會上人與人相處間的小細節儼然從這一次又

一次的教導中默默地讓我們了解研究生的生活就像是個小型的社會圈底

下的縮影因此必頇開始學會對自己所做所言表現出負責任的態度

也非常感謝實驗室大學長陳品光及當初提拔我得以順利進到李敏

鴻教授這個實驗室的團隊劉謙學長另外更需要同儕的支持與相伴非

常開心獲得同屆的唐啟軒同學唐老大的關照以及陳宣翰陳大大的關

懷讓我們實驗室裡時不時皆充滿著歡笑聲而唯一遺憾的是當年一起打

拼的同屆唯一女生予雯由於太盡心盡力於實驗上忙碌導致身體不堪

負荷休學沒能一同畢業是我們這屆同學心中小小的遺憾

再者必頇感恩的是在我們碩一期間由碩二所指導我們成長的劭農

孟傑紹嘉及俊葳在我們剛進入研究生懵懂無知的時候給予關懷與

指教

接著也非常謝謝後續加入的新生昱辰翔升政穎世堯若純與

俊孙一路走來要感謝的人實在太多了於是就感謝天罷

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

II

中文摘要

鰭型電晶體有利於微縮以獲得更好閘極控制能力本實驗欲透過波長

365nm 黃光微影製程方式而非電子束直寫（E-beam Direct Write EBDW）

將鰭型線寬曝光至奈米鰭奈米牆但若只是單純使用一般黃光微影製程的

極限是無法將線寬曝至奈米等級之理想值故欲透過 Dummy Fin 設計以

保護與光罩本身結構設計避免顯影時被沖斷再者透過水平爐管熱氧化

(Oxidation)方式進一步對 Fin 本身進行二度線寬微縮才有辦法將鰭型線

寬(Fin Width)微縮至奈米級的線寬而本論文則將奈米鰭奈米牆成功達到 8

奈米線寬

關鍵字鰭型電晶體鰭型線寬奈米鰭奈米牆黃光微影

III

Abstract

Fin-type transistor has well gate control capability This study will investigate photo

lithography process to reach the nanometer scale finwall by wavelength 365nm without

E-beam writer We will design the dummy layout to protect and avoid damage the Fin In

order to further reduce Fin width the thermal oxidation process is used to comsumpt Si and

obtains the nano-scale line width The nano Finwall is successfull demonstrated with Fin

width 8nm in this thesis

Keywordfin-shaped FET Fin widthnano Finwallphoto lithography

IV

致謝

首先非常感謝我的指導教授李敏鴻教授的指導在這兩年裡給予課

業上細心教導與實驗上全力支持讓我得以在碩一期間就在台北學校將所

有課程修得完畢碩二期間則是由於老師的大力支持讓我得以在新竹 NDL

全力在實驗上衝刺一路走來老師給予的指教已經不再只是侷限於課業

上的專業知識更多的是社會上人與人相處間的小細節儼然從這一次又

一次的教導中默默地讓我們了解研究生的生活就像是個小型的社會圈底

下的縮影因此必頇開始學會對自己所做所言表現出負責任的態度

也非常感謝實驗室大學長陳品光及當初提拔我得以順利進到李敏

鴻教授這個實驗室的團隊劉謙學長另外更需要同儕的支持與相伴非

常開心獲得同屆的唐啟軒同學唐老大的關照以及陳宣翰陳大大的關

懷讓我們實驗室裡時不時皆充滿著歡笑聲而唯一遺憾的是當年一起打

拼的同屆唯一女生予雯由於太盡心盡力於實驗上忙碌導致身體不堪

負荷休學沒能一同畢業是我們這屆同學心中小小的遺憾

再者必頇感恩的是在我們碩一期間由碩二所指導我們成長的劭農

孟傑紹嘉及俊葳在我們剛進入研究生懵懂無知的時候給予關懷與

指教

接著也非常謝謝後續加入的新生昱辰翔升政穎世堯若純與

俊孙一路走來要感謝的人實在太多了於是就感謝天罷

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

III

Abstract

Fin-type transistor has well gate control capability This study will investigate photo

lithography process to reach the nanometer scale finwall by wavelength 365nm without

E-beam writer We will design the dummy layout to protect and avoid damage the Fin In

order to further reduce Fin width the thermal oxidation process is used to comsumpt Si and

obtains the nano-scale line width The nano Finwall is successfull demonstrated with Fin

width 8nm in this thesis

Keywordfin-shaped FET Fin widthnano Finwallphoto lithography

IV

致謝

首先非常感謝我的指導教授李敏鴻教授的指導在這兩年裡給予課

業上細心教導與實驗上全力支持讓我得以在碩一期間就在台北學校將所

有課程修得完畢碩二期間則是由於老師的大力支持讓我得以在新竹 NDL

全力在實驗上衝刺一路走來老師給予的指教已經不再只是侷限於課業

上的專業知識更多的是社會上人與人相處間的小細節儼然從這一次又

一次的教導中默默地讓我們了解研究生的生活就像是個小型的社會圈底

下的縮影因此必頇開始學會對自己所做所言表現出負責任的態度

也非常感謝實驗室大學長陳品光及當初提拔我得以順利進到李敏

鴻教授這個實驗室的團隊劉謙學長另外更需要同儕的支持與相伴非

常開心獲得同屆的唐啟軒同學唐老大的關照以及陳宣翰陳大大的關

懷讓我們實驗室裡時不時皆充滿著歡笑聲而唯一遺憾的是當年一起打

拼的同屆唯一女生予雯由於太盡心盡力於實驗上忙碌導致身體不堪

負荷休學沒能一同畢業是我們這屆同學心中小小的遺憾

再者必頇感恩的是在我們碩一期間由碩二所指導我們成長的劭農

孟傑紹嘉及俊葳在我們剛進入研究生懵懂無知的時候給予關懷與

指教

接著也非常謝謝後續加入的新生昱辰翔升政穎世堯若純與

俊孙一路走來要感謝的人實在太多了於是就感謝天罷

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

IV

致謝

首先非常感謝我的指導教授李敏鴻教授的指導在這兩年裡給予課

業上細心教導與實驗上全力支持讓我得以在碩一期間就在台北學校將所

有課程修得完畢碩二期間則是由於老師的大力支持讓我得以在新竹 NDL

全力在實驗上衝刺一路走來老師給予的指教已經不再只是侷限於課業

上的專業知識更多的是社會上人與人相處間的小細節儼然從這一次又

一次的教導中默默地讓我們了解研究生的生活就像是個小型的社會圈底

下的縮影因此必頇開始學會對自己所做所言表現出負責任的態度

也非常感謝實驗室大學長陳品光及當初提拔我得以順利進到李敏

鴻教授這個實驗室的團隊劉謙學長另外更需要同儕的支持與相伴非

常開心獲得同屆的唐啟軒同學唐老大的關照以及陳宣翰陳大大的關

懷讓我們實驗室裡時不時皆充滿著歡笑聲而唯一遺憾的是當年一起打

拼的同屆唯一女生予雯由於太盡心盡力於實驗上忙碌導致身體不堪

負荷休學沒能一同畢業是我們這屆同學心中小小的遺憾

再者必頇感恩的是在我們碩一期間由碩二所指導我們成長的劭農

孟傑紹嘉及俊葳在我們剛進入研究生懵懂無知的時候給予關懷與

指教

接著也非常謝謝後續加入的新生昱辰翔升政穎世堯若純與

俊孙一路走來要感謝的人實在太多了於是就感謝天罷

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

V

目錄

PublicationhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipI

中文摘要helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipII

AbstracthelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIII

致謝helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipIV

目錄helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellipV

第一章 黃光微影

1-1 曝光機及其光源helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip2

1-2 乾式微影轉為濕浸式微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip5

第二章 奈米微結構文獻與應用

2-1 鰭型電晶體實作文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip10

2-1-1 奈米噴印成像技術（Nano-Injection Lithography NIL）helliphelliphelliphelliphellip10

2-1-2 雙重曝光微影(Double-Patterning Lithography) helliphelliphelliphelliphelliphelliphellip11

2-2 奈米線場效電晶體應用於生醫檢測技術helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip12

2-3 微機電系統 (Micro Electro Mechanical System MEMS)應用helliphelliphelliphellip13

第三章 奈米鰭奈米牆之試製

3-1 實驗動機helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip15

3-2 鰭型場效電晶體 Fin-Shaped FET元件製作流程helliphelliphelliphelliphelliphelliphelliphellip17

3-3 奈米鰭奈米牆之線寬試製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip19

3-3-1 鰭型線寬(Fin Width)微縮helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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VI

3-3-2 I-line黃光微影導入Dummy設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip25

3-3-3 利用薄光阻之 I-line黃光微影helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip28

3-3-4 鰭型電晶體之鰭型結構設計helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip32

3-3-5 新型結構鰭型電晶體之 FEC測試helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

3-3-6 薄光阻之乾式蝕刻 Trimminghelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip38

3-3-7 奈米鰭奈米牆之試製完成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip42

第四章 奈米鰭奈米牆之電晶體應用

4-1 Fin-Shaped FET元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip50

4-2 初始結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip58

4-3 新型結構 Fin-Shaped FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-1 Top View 及 Cross Section 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip60

4-3-2 TEM (Transmission Electron Microscopy)分析helliphelliphelliphelliphelliphelliphelliphellip62

4-3-3 MESA MOSFET 之電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip66

4-4 Fin-Shaped Tunnel FET 元件製作後續製程helliphelliphelliphelliphelliphelliphelliphelliphelliphellip69

4-5 Fin-Shaped Tunnel FET 製程失敗分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-1 Top View 分析helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip73

4-5-2 電性量測helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip74

第五 章結論與討論

5-1 綜合結論helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip75

5-2 建議與討論改善事項helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip77

參考文獻helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip79

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

1

第一章 黃光微影 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為

「黃光微影技術」而所謂的微影就是利用光罩光阻以及特定波長

的光源將設計好的圖案轉印至晶圓表面的技術

微影技術(Lithography)可以說是半導體產業的基礎積體電路

半導體之所以能快速發展晶片功能越來越多的情況下價格卻是越

來越便宜可說是全都歸功於微影技術的日新月異因此積體電路 IC

製程的關鍵技術就是「微影技術」也是半導體製作流程中最關鍵

的核心技術然而在不同微影技術上又以光學微影是最為重要因

為光學微影技術的成本效益佳因此最適合應用於半導體的量產加工

需求上[1]

光學微影之所以能成為半導體製程主流原因在於光學微影可應

用於大量生產製造且有速度快解析度佳成本低廉等等相關優

勢是其他微影技術或進階微影製程所難以望其項背的[1]

隨著半導體製程進入奈米世界裡開始有一派人士思考是否該從

過去的黃光微影改採用電子束微影（Electron Beam Lithography）

也就是所謂的電子束直寫（E-beam Direct Write EBDW）可處理奈

米解析度的製程需求但卻受限於設備較昂貴產量低等問題使得

電子束微影無法如同黃光微影這樣進行積體電路晶片的大量生產

電子束微影通常是被用在開發新世代產品的用途上由於電子束

直寫系統不需要應用到光罩因此可節省光罩製作成本此外電子束

微影對比黃光微影優點在於其製作困難度相對較低成本相對低

廉等優勢但缺點就是生產速度較慢因此無法廣泛使用在業界的元

件生產應用上

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

2

1-1 曝光機及光源

進行黃光微影時將光罩上的圖形轉移到矽晶圓上所使用的機台

就稱為「曝光機」從最早期半導體工業中所使用的接觸式與近接式

投影機到了目前廣泛使用在學界與業界的步進機如表 1-1因為

圖形轉移的方式是「一步一步地(Step By Step)」因此又稱為「步進

機(Stepper)」[2]如圖 1-1原理與照相機很相似

曝光機所使用的光源是高能量高純度光束集中的紫外光氣體

雷射這種氣體雷射大部分是「準分子雷射(Excimer laser)」可以將

光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)最常使用的紫外

光波長種類如表 1-2[2]

所謂準分子雷射（Excimer Laser）是指在雷射的介質中使用

稀有氣體和鹵素等混合氣體的紫外線（UV）雷射具代表性的例子

有 ArF 準分子雷射（波長 193nm）KrF 準分子雷射(波長 248nm)

XeCl 準分子雷射（波長 308nm）XeF 準分子雷射（波長 351nm）

準分子雷射散發的紫外光擁有高光子能量以及非常高的尖峰功率

[3]因此在半導體製程中黃光微影作為光源是再適合不過

波長大於 300nm 紫外光的水銀燈光譜為目前普遍在學界使用

的 I-line 黃光微影如圖 1-2波長小於 300nm 的紫外光又稱為「深

紫外光(Deep Ultraviolet DUV )」是目前積體電路線寬 65nm 以下

所使用的主要光源使用不同波長的紫外光必頇配合不同的光阻材

料而且紫外光的波長愈短製作出來的積體電路線寬愈小因此目

前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展

[4]

3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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3

4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

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4

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

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3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

5

1-2 乾式微影轉為濕浸式微影

隨著半導體製程技術蓬勃發展一路從 013 微米90 奈米到 65

奈米製程當時微影技術曝光使用的光源是波長193奈米的紫外光

因此如果要曝出更細的線寬就必頇再把波長縮短但受於雷射光源

的限制下一步就必頇採用波長 157 奈米的光源當時半導體業界都

把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希

望儘管在鏡頭光罩等光學零件都很難生產且成本很高的情況

下國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米

曝光機技術上但幾年下來鏡片所需的高品質材料和光阻的透明度

一直無法有更進一步突破因此無法在晶片刻出更精密的電路但又

提不出解決辦法來157 奈米波長的曝光技術似乎已經走到山窮水盡

[6]

但其實早在半導體製程技術出現瓶頸的十幾年前台積電奈米影

像技術研究發展副總經理林本堅就已經預見到乾式顯影技術的盡

頭1987 年他建議如果微影技術想要再有更進一步的發展就必

頇從乾式轉向浸潤式2002 年他提出與其在技術極限的 157 奈米

波長繼續鑽研下去倒不如回頭善用 193 奈米波長的光源用水把有

效的波長縮成 134 奈米比 157 奈米更短[6]

浸潤式微影概念有點類似物理學家阿米西（Giovanni Battista

Amici）曾在義大利佛羅倫斯的實驗室把一滴液體加在標本上方

藉此改善顯微鏡的成像品質如圖 1-4

林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公

釐至二公釐的水讓波長變短193 奈米光波透過水的折射率144

把它一除就得到 134 奈米波長的光這就是所謂的193 nm 浸潤式微

影 (193 nm immersion lithography) [6]過去乾式微影是在無塵室中

6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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6

以空氣為媒介進行透過光罩直接在晶圓上曝光而浸潤式微影則是

以水為透鏡在晶圓與光源間注入純水如圖 1-4波長光束透過「水」

為介質會縮短成更的短波長因此可以應用在更細小的線寬製程

上

2003 年艾司摩爾(ASML)全球最大晶片微影設備供應商研

發的浸潤式微影機台問世主導了市場的規格包括 IBM 在內的十

家廠商都放棄 157 奈米的機台轉而跟進後來浸潤式微影技術繼

續做了改進例如鏡頭跟晶片之間放的不是水而是其他液體的話

還有可能把線寬曝的更細[8]

林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機是半

導體製程技術可以一直微縮至 28 奈米20 奈米16 奈米等先進製程

的重要關鍵突破根據 IEEE 統計現今半導體產業 85的電晶體都

是用 193 奈米浸潤式曝光機生產再者193 奈米浸潤式曝光機也是

半導體產業壽命最常的微影設備對比之前 248 曝光機193 乾式曝

光機等193 奈米浸潤式技術可以從 65 奈米40 奈米28 奈米16

奈米10 奈米製程延續的技術製程世代相當廣[9]

既然光源的波長越短製作出來的積體電路線寬愈小那麼何不

嘗試將光源換成只有 135 奈米的超紫外光是否就可以突破 10nm 製

程極限但很可惜的是這種超紫外光有個極大的缺陷就是任何材

料都很容易吸收這個波長的能量在傳統的曝光過程中光源必頇多

次穿過透鏡才聚焦到晶片上如果以超紫外光取代光源幾乎所有

的能量都會被透鏡吸收所以整個曝光過程都得重新設計將透鏡一

律改為反射鏡光罩也得改成反射式因此光其重新設計成本與光罩

製作困難等就是一大考量[10]

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

7

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

8

第二章 奈米微結構與文獻

所謂奈米材料是指在 1～100 奈米之間的微小物體而廣泛的定

義則是三維中至少有一維處在奈米尺度範圍內這裡所說的三維就

是物體的長寬高只要任一維度小至奈米尺寸就可稱此物體是

奈米材料[11]

奈米材料依維度可分為零維一維和二維零維奈米材料是指長

寬高三維尺度都在奈米尺寸內形狀是點狀例如奈米粒子分子

團量子點等一維奈米材料是指長寬高三維中的寬與高二維都

是奈米尺度形狀是長條狀例如奈米絲奈米棒奈米管奈米帶

等二維奈米材料則是指長寬高三維中僅有高度是奈米尺度形

狀是平面例如奈米薄膜超晶格等[11]

奈米材料具有傳統材料所不具備的奇異或反常的物理化學特性

如原本導電的銅到某一奈米級界限就不導電原來絕緣的二氧化矽

晶體等在某一奈米級界限時開始導電這是由於奈米材料具有顆粒

尺寸小比表面積大表面能高表面原子所占比例大等特點以及

其特有的三大效應表面效應小尺寸效應和宏觀量子隧道效應

[12]

一維奈米材料因為它們的特殊結構和幾何形態因而具備許多獨

特的性質例如場發射特性壓電效應和優良的光電特性因為具有

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

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15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

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閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

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3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

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介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

9

以上這些特性使得一維奈米材料的研發越來越受注目相關應用的

發展也越來越熱烈一維奈米材料大致可以分為4種分別是奈米管

奈米線奈米柱與奈米帶[13]

其中又以奈米線的發展在各各相關領域的應用最為新奇例如

奈米線的體積微小可使閘極更有效地控制通道以抑制短通道效應

所以促成高性能的奈米線場效電晶體之產生利用其尖端放電效應

可以把它應用於電子場發射器細長的結構並有機械和電場作用的可

偏折性故可構成新型的相關元件藉其本身的高表面積體積比奈

米線內部的載子傳輸對表面電荷變化有高度的敏感性促使生化感測

器之發展邁向新的紀元[14]

一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線

前者可用於金屬聯線電子場發射器與探針等用途後者則可用於

研製多種電子元件然而在眾多半導體奈米線材料中又以矽奈米線

的應用最具有潛力原因在於矽材料本身的成本低廉且又有良好的

特性與先進成熟的製程技術形成奈米線的方式主要可分為「由大到

小」(Top-down)與「由小到大」(Bottom-up)兩大類前者主要以蝕

刻及微影的方式於一基板上定義形成奈米線結構後者則是以沉積

合成的方式製成[14]

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

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3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

10

2-1 鰭型電晶體實作文獻

2-1-1 奈米噴印成像技術（Nano-Injection lithography

NIL）

國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的

論文文中提到使用奈米噴印成像技術(Nano-Injection Lithography

NIL)於矽基板上形成 Fin Pattern相較於一般傳統光學微影成像技術

採用類似模具印刷方式的奈米噴印可省去光阻及光罩使用再透過

HDPCVD 沉積與 Etching形成淺溝槽隔離(Shallow Trench Isolation

STI)來絕緣接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來

最後堆疊 HKMG 後一樣透過奈米噴印成像技術(NIL)形成 Gate再

經過 Etching 與 Implant 將其元件完成如圖 2-1並應用於靜態隨機

存取記憶體(SRAM)上

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

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第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

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閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

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3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

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介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

11

2-1-2 雙重曝光微影(Double-Patterning Lithography)

根據文獻由全國碩博士論文系統查詢得知交通大學電子系林

鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影

成像法製作多晶矽鰭式場效電晶體元件之特性研究」已有雙重曝光

(Double-Patterning)的手法應用於實驗上利用 I-line 光學步進機與雙

重微影成像法透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體

(FinFET)在這種雙重微影成像技術上使用了兩道不同光罩藉由

兩次微影和兩次蝕刻來形成定義 Fin MESA如圖 2-2之後再用同

樣方式形成閘極圖形如圖 2-3這樣不僅能夠製作出鰭型寬度(Fin

Width)與閘極長度(gate length)小到80nm 的多晶矽鰭式場效電晶體

且同時擁有控制良好的關鍵尺寸並在製程上有不錯的均勻性

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

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閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

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3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

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介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

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3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

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3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

12

2-2 奈米線場效電晶體應用於生醫檢測技術

矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所

提出[17]利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標

生物分子由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度

因此具備了無頇標定即時監測以及高度靈敏等特性

國家奈米中心(NDL)施俊宏工程師於第 23 屆奈米元件技術

研討會(SNDT)所發表 奈米線場效電晶體應用感測元件之應用文中

提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結並透過

製程步驟減化製作出低溫多晶矽的奈米線再透過離子佈植與低溫退

火方式形成元件用以模擬生物感測儀器如圖 2-18透過電性的靈

敏度及穩定度來做測試當上電極注入不同電流時測試其基本電性

當電荷注入不同電性時藉由臨界電壓的不同來對應不同生物化學

電性反應的對照透過此實驗印證了奈米線場效電晶體運用於感測元

件上的可行性並且發現奈米線寬度對感測元件的穩定度與靈敏度是

非常重要的

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

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下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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之特性研究rdquo碩士論文交通大學101年p36

13

2-3 微機電系統 (Micro Electro Mechanical System

MEMS)應用

微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械

技術來製造微小元件及功能整合的微系統利用此製造技術可使產

品因微小化而提高其性能品質可靠度及附加價值同時可降低製

造成本其應用可製造低成本的感測器及致動器

國家奈米中心(NDL)秦啟航與李昇憲教授於第 20 屆奈米元

件技術研討會(SNDT)所發表 CMOS-MEMS 共振式閘極陣列電晶體

文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微

米間隙的共振式閘極電晶體製程完成後的晶片剖面示意圖如圖

2-19透過後續製程加工利用 Wet Etching 將表面 SiO2 蝕刻至露出

閘極元件進而形成空氣間隙使結構形成懸浮可動之元件由圖

2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整

體結果

由金屬與二氧化矽組成的雙端自由樑具有吸附機制可產生高

頻訊號且可增強訊號的共振式閘極電晶體共振器再透過巧妙的排

列將電晶體陣列放置於共振式閘極的下方藉此可有效感應運動訊

號並且進行放大整個後製加工過程優勢在於無頇使用任何黃光微影

製程

14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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14

15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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15

第三章 奈米鰭奈米牆之試製

3-1 實驗動機

MOSFET 的結構自發明以來已是目前半導體產業最常使用的一

種場效電晶體（FET）而在此結構中最關鍵製程就屬閘極長度（Gate

Length）最為重要因此隨著製程技術的進步 Gate Length 也會隨之

變小不過製程上並不可能無限制的縮小當我們將電晶體縮小至

20 奈米左右時如果想再繼續往下微縮將面臨物理極限所衍生的

許多問題例如量子物理中的問題當 Gate Length 線寬縮至極短

時造成電晶體產生漏電現象(Leakage)進而抵銷縮小 Gate Length

時所獲得的效益或者是當通道縮短至某一個程度時所衍生的短通

道效應(Short Channel Effects SCE)以及元件製作成產品量產時時

更需要在意其產品使用上的可靠度等相關問題這些相關缺陷都有可

能大大的降低元件本生的特性

因此為了解決這上述相關問題所作的改善方式就是導入

FinFET（Tri-Gate）這個概念三閘極(Tri-Gate) 之鰭式場效電晶體的

結構又稱之為鰭式場效電晶體（Fin Field Effect TransistorFinFET）

把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET因為

構造很像魚鰭因此稱為「鰭式（Fin）」藉由導入這個技術能減

少因 Gate Length 微縮所導致的漏電現象且已證明如果能透過增加

16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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16

閘極與通道間的接觸面積藉此增大閘極的控制能力就能抑制短通

道效應的發生藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構可

以增加閘極和下層的接觸面積在傳統的 MOSFET 結構中Gate 接

觸面只有底層的平面但是如果採用 FinFET（Tri-Gate）結構以後

接觸面將從原本平面拉伸成立體狀讓原本只有一個面的接觸提升

至三個接觸面積這樣就可以在保持同樣的接觸面積底下讓通道微

縮至更短相對地也就造就元件尺寸微小化

根據摩爾定律(Moores Law)為了達到較好的元件操作特性與降

低製程成本微縮元件的尺寸是必需的從早期的 018microm到目前

還在持續進行中的一次又一次突破極限之 10nm 以下製程在在凸

顯了人類科技進步的是日新月異的然而製程的進步所仰賴的正是

元件的微縮其幕後功臣正是是隨著科技逐漸進步的微影技術

(Lithography)但如果採用先進的微影設備製作奈米級的元件光其

所耗費的昂貴成本就足以令產品價格頇高不下例如 EUV因此透

過波長 365nm黃光微影製程所製做而成的元件擁有較成熟的製程技

術基礎與快速的產能及成本降低等相關優勢

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

17

3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程

研究使用標準六吋 PN-Type Silicon wafer在閘極(Gate)部分導

入 MOS 先閘極(Gate-First)製程技術在元件製作方面首先在矽晶

圓平面上定義出鰭型平台(MESA)定義此平台步驟主要是由黃光微

影(Photo Lithography)微縮(Trimming)蝕刻(Etching)三種製程合

力完成初期 Fin MESA曝光鰭型圖形後需使用氧電漿對晶圓上之

光阻圖案做鰭型線寬(Fin Width)微縮此步驟同時也會消耗光阻本身

的厚度因而限制後續蝕刻 Silicon 之深度(Fin Height)光阻微縮至

理想線寬後再使用Dry Etching 通入 HBr氣體來對 Silicon 做蝕刻

到了這一步可說是已經完成初步的 Fin MESA 結構之後必頇對

Silicon 本身的鰭型線寬進行二度微縮透過熱氧化方式成長 Dry

Oxide再Wet Etching浸泡HF將其表面氧化而成的 SiO2蝕刻乾淨

利用此重複動作來消耗矽基板上之 Silicon方能使鰭型線寬進一步達

到二次微縮目的

完成鰭型結構通道後需透過電漿增強型化學氣相沉積

(Plasma-Enhance Chemical Vapor DepositionPECVD)沉積場區氧化層

(Field Oxide)以利元件之絕緣再來用黃光微影以及乾式蝕刻來定

義主動區(Active Region)之後再堆疊 HKMG以原子層沉積系統

(Atomic Layer Chemical Vapor Deposition System ALD)方式沉積高

18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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18

介電常數（High Dielectric Constant H-K)的閘極介電材料接著以濺

鍍(Sputtering)的方式鍍上 Metal 作為 Gate接下來用 Lithography 曝

出閘極圖案之後乾式蝕刻及離子佈植 (Ion Implantation)閘極金屬

及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻最後退火製

程使用快速熱退火(Rapid Thermal Annealing RTA)並於氮氣環境中

圖 2-1 為先閘極之鰭型電晶體製作流程圖

19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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19

3-3 奈米鰭奈米牆之線寬試製

首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效

電晶體(Fin-Shaped FET)為了提高電流密度元件的微縮是必要的

而鰭型電晶體之元件結構的優勢在於擁有更小的 Gate Length卻

還能維持住 Gate 控制電流的能力因此透過波長 365nm 之黃光微影

方法而非電子束直寫（E-beam Direct Write EBDW）方式但若只

使用一般黃光製程的極限是無法將線寬曝至奈米等級之理想值故

欲透過Dummy設計以保護與光罩本身結構設計避免顯影時被沖斷

再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin 本身進行二

度線寬微縮才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬因

此期許能在六吋製程中憑藉著 365nm 光學步進機就能獲得最小之

奈米鰭奈米牆因此本章節(3-3)會著重在圖 3-1 紅色圈如何完成

Fin MESA 為主

20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

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36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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20

3-3-1 鰭型線寬(Fin Width)微縮

製作鰭式平台(Fin MESA)之黃光微影此款光罩為沿用學長傳承

下來之不透光(Dark)光罩其鰭型結構如圖 3-2曝光劑量(Energy)

為1850Jm2焦距(Focus)為0microm由於使用的是 I-line黃光微影製程

光學步進機極限值為 03μm因此希望能透過實驗過程來突破機台極

限我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR

Trimming)使用通氧電漿之 Recipe2084(RF Top700W RF Bot20W

Cl230ccm O230ccm Time65s6)此步驟必頇為連續性製程因為考

慮到光阻長時間暴露在大氣中空氣中水氣會進入光阻內使得光阻變

質進而影響微縮效益

當 Oxygen Plasma 在蝕刻光阻時會同時進行水平蝕刻及垂直蝕

刻其蝕刻比約為 13也就是說當線寬之光阻在水平蝕刻方向從

03μm 蝕刻至 01μm水平蝕刻所消耗的光阻值為 02μm則在垂直

方向面光阻蝕刻所消耗厚度預計為 06μm國家奈米實驗中心(NDL)

之 I-line 黃光微影製程其一般光阻厚度約落在 08μm 左右經過乾

式蝕刻之 Trimming 後預計光阻剩餘厚度約為 02μm在這樣剩餘

的厚度情況下光阻理當還能承受後續乾式蝕刻足以抵擋蝕刻出

Fin MESA 圖案所需消耗的光阻值

由於我們的目標線寬是 NDL I-line 光學步進機之機台極限再往

21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

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25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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21

下微縮好幾倍的數值因此一開始就必頇思考曝光時所需要用到的

光罩圖案或許可能會對曝光結果產生微量影響本實驗所用之光罩

為 NDL 所製作完成由於 NDL 製作光罩線寬保證僅 04μm而我們

實驗室學長當初所設計之光罩線寬是從 03μm 值逐一往下遞減因

此必頇先使用顯微鏡量測製作完成的光罩玻璃其光罩玻璃上的圖案

實際鰭型圖案線寬值為多少在光罩玻璃設計上學長設計了幾款線

寬大小從 03μm 至 025μm表 3-1 為實際使用顯微鏡量測光罩玻

璃上線寬大小

使用一般光阻情況下光阻曝光線寬之大小會與光罩製作而成的

玻璃上線寬成正比且能曝出的線寬大小約落在 200nm 至 300nm

如圖 3-3 因此我們必頇使用 Dry Etching 方式將光阻做進一步微縮

如圖 3-4從 3-5 的 SEM 圖表統計上得知在微縮過程中光阻線寬

會隨著乾式蝕刻秒數增加線寬則會越細而且不管線寬起始值大小

為多少光阻微縮所蝕刻的速率是差不多的皆是隨著 Trimming 秒

數越久光阻則越細但卻也因為微縮時間過長導致光阻斷裂即

使免強存活下來卻已經不是一條筆直的光阻線寬而是呈現波浪狀

型態如圖 3-6

22

23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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23

24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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24

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

25

3-3-2 I-line 黃光微影導入 Dummy 設計

反覆曝光顯影過程中我們意外發現當鰭型線寬設計 Multiple

Fin Width有些設計是無法完全成功曝出多根 Fin但也不會全數斷

裂多次情況發生是只有外圍的上下兩根 Fin Width其中一根至

三根斷裂其餘中間線寬則是成功曝出如圖 3-7因此藉由這種反

覆發生的情況底下我們以此為概念並在一根及多根鰭型線寬外圍

多設計上下兩根 Dummy Fin其功能僅只是保護光阻在顯影時能避免

中間主要的 Fin Width 被顯影劑沖斷但即使 Dummy Fin 最後存活下

來也不會影響兩邊 Active Region 電流導通因此在鰭型電晶體的

光罩結構設計上我們嘗試導入 Dummy 的概念在鰭型線寬外圍增

加 Dummy Fin 的保護設計如圖 3-8

從增加 Dummy Fin 保護的結構其曝光情況來看我們發現有無

Dummy 保護狀況下著實會對 Fin Width 在顯影時造成很大影響如

圖 3-9在有 Dummy Fin 保護情況下鰭型線寬曝光結果是一條筆直

的光阻線寬而在沒有 Dummy Fin 保護情況下曝光出的光阻線寬

在線寬最中間處的地方會偏細這就是很明顯在光阻顯影時光阻線

寬被顯影劑衝撞所造成的傷害在嚴重一點的話甚至會有往內塌陷

的情況發生其結構有點像是兩座鐵塔已頭對頭的方式連接起來而

在靠近 Active Region 兩側的線寬則會比中間線寬大一些形成一條

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非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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26

非筆直的光阻線寬多次情況下是直接導致光阻線寬產生斷裂因此

更確定加上 Dummy Fin 設計確實能改善 I-line 黃光微影製程的現

況不僅提高曝光顯影成功率更保護 Fin Width 成功曝成一條筆直

的光阻線寬

27

28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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41

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

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4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

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4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

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在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

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5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

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C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

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3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

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儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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28

3-3-3 利用薄光阻之 I-line 黃光微影

由於 365nm 光學步進機曝光極限值為 03μm即使導入 Dummy

Fin 設計概念仍然無法將 Fin Width 曝光至理想的奈米線寬原因是

當光阻線寬非常細小時若光阻厚度依然為 08μm 的情況下將形成

所謂高寬比值過大的情形因此在這樣情況下容易使光阻無法曝

光出理想的線寬值或者使光阻因在過大的高寬比情況下光阻直

接塌陷至鰭型線寬的兩側如圖 3-10高寬比值過大情況下導致

光阻底層寬度過窄因此無法承受厚度達 08μm 如此厚重的光阻因

而往兩邊塌陷在這樣的情況下導致鰭型線寬一但線寬過細就會

因為光阻底層寬度過窄而承受不住造成光阻塌陷情況一再發生在

In line SEM 顯微鏡底下可明顯看出Fin Width 的兩側呈現黑色的情

況如圖 3-10正是因光阻承受不了如此大的高寬比而直接塌陷

於線寬 Fin Width 的兩側形成所謂的顯影失敗因此與 NDL 許進財

工程師多方討論後決定從降低高寬比著手

在工程師的建議下決定採用 NDL 自行研發之薄光阻比起一

般光阻厚度為 083μm的情況下薄光阻厚度減少將近一半為 043μm

大大降低了高寬比的缺陷透過 I-line 黃光微影之薄光阻與 Dummy

Fin 的保護下成功順利將鰭型線寬曝光至 200nm~210nm並且是一

條非常筆直的光阻線寬如圖 3-11

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

29

儘管已經將 Fin Width 曝光至 200nm 大小的線寬但距離我們想

要的奈米線寬等級依然有段距離由於當初採用這款薄光阻所使用的

曝光劑量是直接使用一般光阻的劑量因此一般光阻劑量並非適合

直接套用在光阻厚度只有一般光阻一半的薄光阻身上為了取的薄光

阻最佳曝光劑量需做 FEC 測試(EnergyFocus Matrix)透過 FEC 測

試希望能取得薄光阻最佳曝光劑量使線寬極限能再往下曝至更細小

的範圍圖 3-12 為使用薄光阻 FEC(Energy1050 Jm2Step100 Jm

2

FOCUS06micromStep-02microm)測試結果從 SEM 圖表統計上如圖

3-13 結果中我們發現即使在 Eneegy1550FOCUS0 的劑量下能曝

至 200nm 以下線寬甚至達到 160nm但免強將光阻曝光至如此細

小的線寬卻衍生出光阻歪斜的現象經過多次 FEC 測試仍然無

法使鰭型線寬在保持筆直的狀態下曝光至 200nm 以下的線寬

多次測試結果皆如此共同的問題點皆指出 Fin Width 無法在

維持非常筆直的情況下將線寬順利往更細一步進行微縮反覆實驗

所得到的這個結論迫使我開始思考是否當初鰭型電晶體本身結構設

計上就出了問題才導致即使光阻能順利曝光後在顯影時仍然導致

線寬顯影失敗或顯影成歪斜現象發生

30

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3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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30

31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

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4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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31

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

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黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

32

3-3-4 鰭型電晶體之鰭型結構設計

圖 3-14 為鰭型電晶體結構在顯影時顯影示意圖與工程師多方

討論後發現無法將線寬曝光至更細微的問題點可能是出在於曝光

後的顯影由於鰭型電晶體之鰭型結構關係導致顯影時顯影劑的液

體流動情況在接近鰭型線寬的區域形成類似柏努力定律因而造成

顯影液流速過快才導致光阻顯影失敗歪斜甚至被顯影液衝斷等

情況發生因此為了改善以上相關問題於是決定重新設計鰭型電晶

體之鰭型結構以避免在鰭型線寬區域因類似柏努力定律影響造成

同樣的顯影困境

參考網路上 FinFET 相關結構設計與國家奈米實驗中心之鰭型

電晶體結構設計如圖 3-15預測兩種結構模式皆有機會改善上敘問

題因而重新設計了兩款新結構 FinFET如圖 3-16此兩款新結構

差異主要在於鰭型線寬兩側的Active Region是以何種結構形成為主

而這次的設計除了改善鰭型電晶體結構之外再搭配 3-3-2 章節所提

到的 Dummy Fin 的設計保護並且將 Dummy Fin 距離鰭型線寬的長

度如圖 3-17列入本次實驗觀察重點再者也將 Fin Width 兩側的

Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀

察重點如圖 3-18透過上述兩種變因情況底下再搭配鰭型電晶體

的兩種結構設計形成三種變數憑藉這三種變化值來討論對 I-line

33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

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35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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33

黃光微影之曝光極限值期許能夠透過上敘設計變因來跨越 365nm

光學步進機之極限再設計此結構前皆以能改善光阻線寬曝光情形

為主軸來設計不同的線寬長度與 Dummy Fin 間距 Single Fin

34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

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4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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34

35

36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

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4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

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4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

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在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

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5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

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36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

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3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

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的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

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則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

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Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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36

3-3-5 新型結構鰭型電晶體之 FEC 測試

在新設計的鰭型電晶體之鰭式結構基礎下製成一塊的新光罩

由於此結構之 FinFET 曝光劑量尚未清楚需再重新做一次 FEC 測試

來取得最佳曝光劑量參考前面幾次的曝光經驗初步撒 Matrix 結

論是「先固定 FOCUS0micromEnergy1300 Jm2Step50 Jm

2」的條件

下來曝光此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微

鏡)機台來觀察曝光結果如圖 3-19

在固定 FOCUS0microm 的情況下所做的 FEC 測試結果決定再採

用 Energy13501450 Jm2為固定再去改變 FOCUS 值來取得最

佳曝光劑量如圖 3-20

根據這兩次 FEC 測試過程中我們大膽假設新結構之 FinFET 是

有機會將 Fin Width 曝光至奈米線寬大小由於撒 Matrix 取得結果與

實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距因此經

過多方嘗試曝光整面 wafer 定劑量測試最終取得曝光劑量最佳值

Energy1350~1400 Jm2FOCUS-01microm

37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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37

38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

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3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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38

3-3-6 薄光阻之乾式蝕刻 Trimming

利用薄光阻測得劑量(Energy1350~1400 Jm2FOCUS-01microm)來

進行整面定劑量曝光我們發現鰭型電晶體能夠成功曝至最細線寬約

150nm 上下如圖 3-21因此需使用乾式蝕刻(TCP9400)方式將光阻

線寬做進一步微縮(Trimming)使用通氧電漿之 Recipe2084(RF

Top700W RF Bot20W Cl230ccm O230ccm Time60~70s)此步驟必

頇為連續性製程因為光阻長時間暴露在空氣中時水氣會進入光阻

使得光阻變質導製微縮效果大幅下降

因此在本實驗中我們嘗試紀錄 Trimming 時間對光阻線寬影響

及 Trimming 前後光阻線寬的變化量首先我們先以 Trimming 時間對

光阻線寬影響圖 3-22 為光阻曝光後立即使用 9400 蝕刻分別

Trimming 60S 與 120S觀察在 SEM 顯微鏡底下的差異性從圖 3-22

中可發現使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效

果要來的更佳但從 SEM 圖中可明顯看出 Trimming120S 的結果造

成光阻兩側有明顯焦黑的深色比研判或許是因為 Trimming 時間過

長導致氧電漿至使光阻產生焦黑狀態因此在後續實驗中皆已

Trimming 時間不超過 100S 為原則再者是觀察 Trimming 前後光阻

線寬的變化量從圖 3-23 中發現光阻曝光後再透過乾式蝕刻

Trimming 70S確實能有效微縮光阻線寬且觀察在 Dummy 為 200nm

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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49

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第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

39

的情況下由於 Dummy 距離太小導致光阻在顯影時顯不開但透

過 Trimming 方式能將顯不開之光阻蝕刻乾淨如圖 3-24因此證明

透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷並且還能將曝

光後的光阻進行修飾使其光阻線寬更為筆直但建議 Trimming 時

間已 100S內為佳避免Trimming時間過長如圖 3-22的(b)Trimming

120S 結果導致光阻焦黑從圖 3-25 統計圖中我們發現不管 Dummy

距離長短在鰭型線寬兩側的 Active Region 間距為 5μm 情況下皆

能透過 Trimming 方式將鰭型線寬有效率地微縮

40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

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48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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40

41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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41

42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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42

3-3-7 奈米鰭奈米牆之試製完成

經過上敘實驗過程證明新結構 FinFET 是有能力將鰭型線寬微

縮至奈米化線寬大小且透過反覆 Trimming 測試取得最佳化秒數

結論是當光阻曝光後應在短時間內進行 Trimming 微縮且 Trimming

時間勿超過 100S 為最佳圖 3-21 為本實驗新光罩所設計結構之變因

所能曝得線寬大小曝光後立即使用乾式蝕刻進行 Trimming 70S如

圖 3-26我們將其整理為一份統計圖如圖 3-27從這兩種結構線

寬統計圖中我們得到幾個共通結論也就是在 Dummy 距離固定情

況下鰭型線寬兩側的 Active Region 間距越長能曝出線寬會越細

如果是將鰭型線寬兩側的 Active Region 間距固定下Dummy 距離最

佳值為一倍線寬大小為最佳化在縮短距離則會造成線寬曝光時顯

影顯不開如圖 3-24再者隨著 Dummy 距離越大曝光後的線寬也

會越粗

圖 3-28 為本實驗所設計新結構的 FinFET其鰭型線寬變化所造

成線寬曝光成功與否的紀錄表我將此紀錄表上所記載結果整理成一

份長條圖表格如圖 3-29也可將其視為光阻曝光顯影後鰭型線寬的

存活率大小從圖中依稀分析在有 Dummy 保護的情況下鰭型線

寬兩側的 Active Region 間距從 5μm 至 15μm 的情況皆能百分百曝

出線寬但在 20μm 的情況下當 Dummy 的距離超過一倍線寬時

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

43

則無法曝出如果是再沒有 Dummy 保護的情況下免強只有鰭型線

寬兩側的 Active Region 間距5um 才有機會成功曝出線寬在長的距

離皆無法曝出至於在多跟 Fin 情況下不管有無 Dummy 保護能

曝出線寬的機會皆有一定機率能曝成功

完成第一步光阻線寬曝光微縮後則進一步使用 Dry Etching 通

入 HBr 氣體來對 Silicon 做蝕刻吃出 Fin MESA 的圖形預計蝕

刻至 300nm 高度但在進行此步驟時頇考慮薄光阻是否能抵擋 HBr

氣體(Dry etching)的蝕刻力道避免蝕刻過後將光阻吃穿圖 3-30

為使用 NK1500 量測光阻三次厚度量測位置主要是量測 wafer 兩邊

沒有圖案的地方從一開始曝光成功後量測第一次使用乾蝕刻

(TCP9400)進行 Trimming 後進行第二次量測最後一次量測為 HBr

氣體(Dry Etching)蝕刻出Fin MESA後確認光阻最後厚度仍有 2000A

上下的光阻證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin

MESA

因為 I-line 黃光微影製程之極限我們希望還能透過 Dry oxide

方式進一步微縮鰭型線寬透過使用水平爐管熱氧化(Oxidation)方式

進行第二次的線寬微縮而此次的微縮是指直接在矽晶圓上透過 Dry

oxide 方式長出 40nm 的 SiO2由於 Dry oxide 是屬於消耗性的氧化層

沉積直接在水平爐管內通入氧氣透過高溫方式沉積因此會在

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

45

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50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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之特性研究rdquo碩士論文交通大學101年p36

44

Silicon 表面產生氧化形成一層薄薄的 SiO2再透過浸泡 HF 方式

將生成的 SiO2 蝕刻乾淨即可將 Silicon 進一步微縮表面形成 SiO2

的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 21假設 Silicon 線

寬為 100nm當我們透過 Dry oxide 沉積 40nm 時再將表面 SiO2 蝕

刻完會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon因

此預計最後鰭型線寬約剩 60nm 如圖 3-31如果重複兩次 Dry Oxide

步驟讓 Silicon 表面消耗 40nm+40nm預計最後 Silicon 線寬僅剩

20nm 上下圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam

FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型確實成功將 Silicon 蝕刻出

我們想要的 Fin MESA並且讓鰭線寬在不同設計條件下皆有機會

蝕刻至奈米線寬

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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46

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49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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46

47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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47

48

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

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50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

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沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

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FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

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如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

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用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

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4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

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情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

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4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

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黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

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片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

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第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

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在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

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5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

49

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

50

第四章 奈米鰭奈米牆之電晶體應

用

4-1 Fin-Shaped FET 元件製作後續製程

此章節主軸主要是接續第三章節(奈米鰭奈米牆之試製)定義出

鰭型平台(Fin MESA)完成後將完成的奈米鰭奈米牆結構應用於電

晶體上圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程

圖

當 Fin MESA 完成後需使用 PECVD( Plasma-Enhance Chemical

Vapor Deposition)沉積場區氧化層(Field Oxide)此步驟是屬於全面性

的沉積需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm

的 SiO2這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者

是相鄰電晶體間的電氣絕緣這種整面覆蓋式的氧化層是最簡單的絕

緣製程從早期的的半導體製程一直沿用到現在大部分幾乎都是使

用這種技術來絕緣因此當 PECVD 在 Silicon 上沉積一層 400nm 的

SiO2時除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2也

會沿著 Fin MESA 結構鰭型線寬及鰭型線寬兩側的 Active Region(又

可稱之為 PAD)上覆蓋上一層厚厚的 SiO2如圖 4-2原本理想狀態

下希望沉積完 SiO2後鰭型線寬 Silicon 上的 SiO2厚度能跟大部分

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

51

沒有 Pattern 的地方厚度差不多但從電子束離子束雙束系統(Focused

Ion Beam FIB )之 Top view 角度來判斷的話在沉積完 PECVD 後

SiO2是沿著鰭型線寬的 Silicon 結構堆疊成如大雪覆蓋一般的水平

放置半圓桶型然而這樣的狀況並非我們所樂見原因在於這樣的情

況會嚴重影響到後續蝕刻 SiO2至露出鰭型線寬頂端的 Silicon

接著將鰭型線寬兩側的 Active Region透過黃光微影製程曝光

劑量(Energy)1850 Jm2焦距(Focus)為 0microm此道光罩為 Clear主

要是沿著鰭型線寬兩側的 Active Region 往內縮小 1microm 圖型來設計

如圖 4-3曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2蝕

刻乾淨因此選擇使用乾式蝕刻(TCP9400)方式之所以選擇使用乾式

蝕刻而非濕式蝕刻原因在於乾式蝕刻是屬於「非等向性蝕刻」

電漿行成的氣體離子在面向 SiO2的過程中只會向下蝕刻而不會向

下蝕刻一定厚度以後再轉而向左或右的方向反應由於乾式蝕刻這

非等向性蝕刻的特性剛好符合我們製程上需求只需要將鰭型線寬兩

側的 Active Region 吃乾淨以利於之後的離子佈植(Implant)蝕刻

SiO2的Recipe070 (RF Top320W RF Bot50W CF4100ccm Time Time

Mode)預計蝕刻厚度 400nm

將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後再將表面的光阻移

除圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後使用

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

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[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

52

FIB(Focused Ion Beam)拍攝 Top View 圖從圖 4-4 中判斷 Fin Width

兩側 PAD 已經蝕刻乾淨再接著同樣使用乾式蝕刻(TCP9400)之方式

Recipe070對 Wafer 進行整面性蝕刻 100nm SiO2之後再透過濕式

蝕刻方式浸泡 HF預計再消耗 100nm SiO2透過乾式蝕刻與濕式

蝕刻兩種方式搭配期許能將被 PECVD 全面蓋住的鰭型線寬上方所

沉積的 SiO2蝕刻至露出 Silicon 頂端如圖 4-5經過以上繁複製

程完成後算是為之後堆疊 HKMG 做好事前準備

在定義完鰭式平台(Fin MESA) 且蝕刻完 HKMG 事前準備後

使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗其中 STD 的部

分包含 SC1SC2HF清洗 SC1 主要是因為在完成 HKMG 事前

準備時Wafer 必頇經過 PECVD 沉積在進行黃光微影製程再透

過乾式蝕刻與濕式蝕刻難保經過上述多道製程後Wafer 可能在某

個環節時會沾上不必要的 Particle進而影響製程的成功率與良率

因此必頇透過 SC1 將晶圓上的雜質清洗乾淨SC2 則是清洗晶圓表

面上的金屬物質最後 HF 則是將俱生氧化層(Native Oxide)去除

隨著元件等比例縮小化過程閘極氧化層厚度也隨之越來越薄但

相對的原件內部漏電(Leakage)問題也越來越嚴重因此傳統製程使用

的 SiO2做為閘極氧化層的技術已經隨著近幾年來普遍使用於半導

體產業的高介電常數（High Dielectric Constant H-K)材料所取代例

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

53

如二氧化鉿由於其良好的熱穩定性和高介電係數而被視為取代

二氧化矽作為閘極氧化層的材料閘極介電層 HfO2物理厚度 5nm

以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System

ALD)方式生長在沉積高介電常數的閘極介電材料時我們希望透

過 ALD 機台操作精準掌控 Precursor 蒸氣壓比例狀況以

H2OHfO2=6030 的比例來沉積如圖 4-6但礙於奈米中心 ALD 機

台狀況的穩定度因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比

例以盡可能達到上述蒸氣壓沉積比例

隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金

屬由於 HKMG 堆疊頇為連續製程動作因此使用 ALD 沉積完高介

電材料後頇立即使用 Sputtering 鍍上 Metal原因在於沉積完高介電

材料後放置於空氣中為了避免水氣與高介電材料表面產生反應應

立即鍍上 Metal而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering

由於此機台並無 Load-Lock Chamber 裝置因此一旦破真空開啟腔體

後必頇抽真空三個小時以上使腔體盡可能達到接近真空狀態才

能避免 Ar 離子再轟擊靶材時撞擊到空氣分子進而影響 TaN 鍍出來

的品質因此腔體抽真空這個步驟是非常重要且無法省略的

HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極

(Gate)曝光劑量2150Jm2焦距為0microm此道光罩為 Dark接著使

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

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58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

54

用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm

HfO2蝕刻乾淨使用 Recipe7061(RF Top400W RF Bot125W

Cl350ccm BCl330ccm TimeEnd Point Mode)通入 Cl3 及 BCl3 氣體進

行蝕刻蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察

蝕刻的及時情況蝕刻出 Gate 圖案後也就是將 Fin 兩邊 PAD 上沉

積的 HKMG 完全蝕刻乾淨但也有可能有吃過頭的情況發生但寧

可吃過頭也不能讓 PAD 區域殘留金屬原因是因為裸露出的 PAD

區域主要是要作為離子佈值區域使用在此次離子佈植部分參考實

驗室學弟使用 TCAD 模擬預測元件模型期許能改善 PN Junction 特

性至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素

來決定本實驗中製作 N-Channel 及 P-Channel FinFET 兩種因此

在決定離子佈值參數時就必頇避免搞混當製作 N-Channel FinFET

時是使用 P-Type Wafer則離子佈值劑量需分三次 ImplantArsenic

（15 keV1x1015

cm2Tilt 45deg）Arsenic（30 keV2x10

15 cm

2Tilt 7deg）

Phosphorus（20 keV2x1015

cm2Tilt 22deg）如果是製作 P-Channel

FinFET時則是使用N-Type Wafer則離子佈值劑量需分二次 Implant

BF2（8 keV2x1015

cm2 Tilt 45deg）BF2（10 keV3x10

15 cm

2 Tilt 7deg）

最後頇透過退火步驟使離子佈值所摻雜的元素能順利活化(Dopant

Activation) 由於離子佈值過程中高能量摻雜的離子因阻滯機制

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關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

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Gate這道光罩也必頇重新設計

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4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

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[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

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[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

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[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

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[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

55

關係所造成晶圓表面的晶體結構破壞因此需要透過退火製程將晶格

的損傷修復傳統爐管退火過程需要相當長的時間但長時間退火會

造成過多摻雜物擴散這樣的缺陷對小尺寸元件是無法容忍的因此

選擇使用快速熱退火(Rapid Thermal Annealing RTA) RTA 不但升溫

快速又能夠減少摻雜離子在退火過程中的擴散效應而且具有絕佳

的熱積存(Thermal Budget)控制能力離子佈值透過退火恢復損傷所

需要的製程溫度是較高溫的但考慮到 HKMG 所沉積的高介電常數

的閘極介電材料因溫度過高產生晶相鍵結的問題因此暫時將退火

溫度控制在 500degC 至 700degC期望能在這範圍內找到最適合的退火條

件

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

56

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

57

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

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[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

58

4-2 初始結構 Fin-Shaped FET 製程失敗分析

經過一長串複雜實驗後終於將 FinFET 元件製作完成但在電

性量測方向IDVG始終出不來因此開始反思是否元件製作環節上

出了問題因此先使用 FIB (Focused Ion Beam)之 Top View 分析從

圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的原因可能是

出在於當時為了得到奈米化的鰭線寬因此過分的使用乾式蝕刻

(TCP9400)將光阻 Trimming 時間秒數過長以至於最後光阻線寬呈現

的歪斜現象根本已經不是一條筆直的光阻線寬在這樣的基礎下

硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度然後透過熱氧化方式

成長 Dry Oxide對 Silicon 本身線寬進行二度微縮才造成已經殘破

不堪的 Fin MESA 斷裂或者是設計多根的 Fin在蝕刻時根本吃不

出想要的 Multiple Fin MESA 圖案

再者是(閘極)Gate設計由於當初只將重點放在鰭型線寬結構

設計上這道光罩本身能否成功曝出奈米化線寬因而疏忽了疊完

HKMG後所需用到的 Gate這道光罩結構設計從 4-8圖可明顯發現

由於當初設計 Gate長度過長切 Gate與 Dummy Gate間距太過密集

導致顯影失敗因此從這次實驗失敗中擷取教訓以此挫折為基礎

為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間因

此新新型結構 FinFET的光罩設計除了第一道的 Fin MESA之外連

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

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Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

59

Gate這道光罩也必頇重新設計

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

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EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

60

4-3 新型結構 Fin-Shaped FET 製程失敗分析

4-3-1 Top View 及 Cross Section 分析

由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷已

透過鰭型結構上重新設計來改善原本的缺點因此本小節 4-3-1(Top

View 及 Cross Section 分析)所提的 FinFET 元件是透過我重新設計

而成的新型結構之鰭型電晶體所製作而成的原件再經過同樣一長串

的 FinFET 元件製作流程所完成的電晶體在量測 IDVG上卻仍無法

量出好的電性因此一樣使用 FIB (Focused Ion Beam)之 Top View 分

析初步從元件結構外觀來分析問題的癥結點此次分析位置主要是

挑選 Multiple Fin且兩邊 PAD 距離為 5microm 位置來分析單純從 Top

View 角度所拍攝的照片如圖 4-9確定了此款新結構的鰭型電晶體

確實能改善 Fin Width 曝光問題且在修改 Gate 與 Dummy Gate 間距

之後也能成功將 Gate 曝出因此確定我所設計的這款新結構 FinFET

確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到

的初始結構 FinFET 的問題但是如果已經解決 Fin Width 與 Gate 這

兩問題後還是無法量測出 IDVG 的情況下已經無法再單純從 Top

View角度來進行分析思考下一步能做的就只有將它內部結構切開

來了解元件內部真實狀況透過切 Cross Section 來分析元件結構如

圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬但礙於

FIB(Focused Ion Beam)機台 SEM 量測極限因此無法實際量出鰭型

線寬的值大小為多少但單純從 Cross Section 情況看來問題點似乎

是出在鰭型線寬上方被一層厚厚的白色物體所包圍著猜想應該是

PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂

端因此造成Gate上的 HKMG完全無法接觸到 Fin Width的 Silicon

此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析真實

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

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[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

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[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

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[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

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[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

61

情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron

Microscopy TEM)來做更進一步的分析

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

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[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

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202017

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[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

62

4-3-2 TEM (Transmission Electron Microscopy)分析

將上述元件所切的 Cross Section Sample 進一步送 TEM 分析從

圖 4-11我們發現多根的Fin似乎都已經形成所謂奈米鰭奈米牆結構

與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬如圖 4-12結

構相比Fin 的高度皆在 280nm~290nm至於 Fin 的寬度學長所完

成的鰭型線寬在頂端部分 Fin Width60nm 上下而中間最細部

分5nm 左右比起我在論文中成功製成奈米鰭奈米牆結構在頂端

部分約 25nm 上下而在中間最細部分則可達到 10nm 以下線寬而

且是觀察兩根 Fin 結構皆如此如圖 4-13因此確定在 Fin 線寬上可

說是完成奈米鰭奈米牆結構至於為何電性量測方面IDVG量測出

不來原因透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy

Dispersive X-ray Analyzer EDS)材料分析如圖 4-14確定 Fin 的外

圍被一層厚厚的 SiO2包圍著外層 Metal 因為 SiO2緊緊包圍而無法

接觸到 Fin 頂端的 Silicon導致閘極無控制能力

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

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[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

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[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

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[9] httpwwwsemiorgzhnode4259607202017

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E7B6ADE5A588E7B1B3E68A80E8A1

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Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

63

64

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

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[4] fileCUsersJohnDownloadsS1-p428html07202017

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EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

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[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

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[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

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4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

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4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

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22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

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4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

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與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

65

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

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[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

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[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

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202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

66

4-3-3 MESA MOSFET 之電性量測

儘管 FinFET 電性上量不出 IDVG但就 PN Junction 來看特

性是不錯的如圖 4-15在 p+ region 給偏壓矽基板設為接地OnOff

Ratio 約至少 6 個 Order因此可以證明 TCAD 模擬預測元件所得到

的離子佈植劑量是值得參考的因此只需要想辦法改善 Gate 控制能

力就能使 IDVG特性顯現出來

在設計此款新光罩時為了防止 FinFET 可能無法成功完成因

此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET

如圖 4-16此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG

的 MESA MOSFET由於 H-K 材料的特性使元件有顯著的改善

圖 4-17 為在退火溫度 550degCN-Channel MESA MOSFET 在 VD=02V

VG=-2~2V 電晶體之 IDVG可以看出 OnOff Ratio 約 6 個 Order圖

4-18 為在退火溫度 700degCP-Channel MESA MOSFET 在 VD=02V

VG=-3~3V 電晶體之 IDVG可以看出 OnOff Ratio 約 65 個 Order

67

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69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

67

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

68

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

69

4-4 Fin-Shaped Tunnel FET 元件製作後續製程

穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之

次臨界擺幅(Subthreshold Swing)為了提高電流密度元件的微縮勢

是必需要邁進的方向而鰭型電晶體其元件結構恰巧可擁有比較高

的電流密度本實驗希望融合以上這兩個優勢形成所謂的鰭型穿隧

型電晶體以改善元件特性使其更佳化

元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操

作電壓以達節能一般在多次黃光微影製程上可能會有 Miss

Alignment 的問題發生因此會造成後續離子佈植(Ion implantation)

在對準時使得LG並非如我們所預期那樣甚至再兩次 Implant之後

會造成 LG區域重疊致使元件良率下降 所以閘極(Gate)和源汲極

(SourceDrain)間的奈米線間會有一段本質區域(Intrinsic) 透過這樣

方式就能有效排除 Miss Alignment 的缺陷但是也可能衍生另一個缺

點在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band

Tunneling)效果下降

此次實驗使用了先閘極製程(Gate First)自對準製程其是參考 2-2

章節交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩

士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之

特性研究」利用雙重曝光(Double-Patterning)的手法再搭配 I-line

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

70

黃光微影透過兩者搭配來定義 FinTFET 之閘極(Gate) 在這種雙

重微影成像技術上使用了兩道不同光罩藉由兩次黃光微影和兩次

乾式蝕刻所形成的先閘極製程(Gate First) 有利於能帶到能帶間的

穿隧

在 Fin-Shaped TFET 的製作流程上與 4-1 章節Fin-Shaped FET

元件製作流程有點雷同在 HKMG 堆疊完前所有製程皆一樣只是

本實驗為了改善 4-3 章節 使用新型結構 Fin-Shaped FET 所遇到的問

題鰭型線寬被 SiO2團團包圍的情況嘗試著改善濕式蝕刻將被

PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭在 Fin-Shaped

FET 製程上此步驟濕式蝕刻是使用六吋 Wet Bench 的 HFH2O=150

的比例來蝕刻 SiO2在這樣的溶液比例下SiO2蝕刻速率約為每

秒10A因此研判或許是因為蝕刻速度過快導致沒有 Pattern 大面

積的 SiO2都快被吃光的情況下Fin 線寬上還殘留厚厚的 SiO2有鑑

於此 FinFET 製程實驗經驗在 FinTFET 的製程上則考慮改用八吋的

Wet Bench 機台來蝕刻原因是因為八吋與六吋 Wet Bench 在槽內循

環系統上的差異使八吋 Wet Bench 的循環系統能降低 SiO2的蝕刻

速率在沒有 Pattern 的大面積位置與在 Fin Width 上方位置兩者

SiO2的蝕刻速率上的差異盡可能縮小

為了取得八吋 Wet Bench 蝕刻速率因此先使用 PECVD 沉積一

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

71

片 SiO2檔片在 HFH2O=1100 及 1200兩種溶液比例上測得 SiO2

的蝕刻速率如圖 4-19量測 SiO2所使用之儀器為NK1500-薄膜厚

度分析儀來測得矽基板上的 SiO2厚度值最後於 Fin-Shaped TFET

製程上選擇使用 HFH2O=1200 的比例因為在蝕刻比較慢的特性下

或許能改善 SiO2的蝕刻速率差異在沒有 Pattern 的大面積位置與

在鰭型線寬上位置兩者蝕刻速率的差異以每次蝕刻 90S 後立即

QDR 沖洗乾淨重複這樣動作 8 次預計能將 Fin 線寬上的 SiO2蝕

刻乾淨

在 HKMG 堆疊完成後需要分別兩次的乾式蝕刻及兩次離子佈

植如圖 4-20流程為黃光微影 n+ rarr乾式蝕刻 n

+ rarr離子佈植 n

+ rarr

黃光微影 p+ rarr乾式蝕刻 p

+ rarr離子佈植 p

+金屬層及閘極介電層皆是

以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern至於離子佈值

方面則是藉由 ArsenicPhosphorus及 BF2做為定義 n+區域與 p

+

區域最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing

RTA)並於氮氣氛圍中使摻雜離子活化(dopant activation)

在此次離子佈植部分劑量與 FinFET 製程一樣皆是參考實驗

室學弟使用TCAD模擬預測元件模型期許能改善 PN Junction特性

在佈植 n+部分採用三次劑量佈植Arsenic（15 keV1x10

15 cm

2Tilt 45deg）

Arsenic（30 keV2x1015

cm2Tilt 7deg）Phosphorus（20 keV2x10

15 cm

2Tilt

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

72

22deg）佈植 p+部分則採用兩次劑量佈植BF2（8 keV2x10

15 cm

2 Tilt

45deg）BF2（10 keV3x1015

cm2 Tilt 7deg）

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

73

4-5 Fin-Shaped Tunnel FET 製程失敗分析

4-5-1 Top View 分析

FinTFET 製程上在濕式蝕刻部分是採用八吋 Wet Bench 循環系

統透過溶液比例 HFH2O=1200將被 PECVD 全面蓋住的鰭型線

寬上方的 Silicon 蝕刻至露頭為了瞭解八吋 Wet Bench 循環系統是

否能改善六吋 Wet Bench 濕式蝕刻所造成的問題鰭型線寬上 SiO2

吃不乾淨的缺陷因此透過FIB (Focused Ion Beam)之Top View分析

從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在

HFH2O=1200 的比例下蝕刻 SiO2至露出 Silicon 的情況比較平順

或許是因為蝕刻較慢的關係藉此改善濕式蝕刻 SiO2速率在沒有

Pattern 的大面積位置比在小面積之鰭型線寬的 Silicon 蝕刻速率較

快的缺陷

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

74

4-5-2 電性量測

為了改善 FinFET元件的鰭型線寬上的 SiO2蝕刻至露出 Silicon的

問題因此將濕式蝕刻部分改用八吋 Wet Bench儘管如此仍然無法

從機台量測上量出理想的 IDVG特性只好先從最基本的 SD 的電性

圖來判斷問題點在哪圖 4-22 為 PN Junction 接面之特性圖在 n+

Region 給偏壓p+ Region 接地OnOff Ratio 約 4 個 Order因此證

明 TCAD 模擬得到的離子佈植劑量能得到非常好的 P-N Junction

但為何還是無法量出 IDVG研判或許是因為即使使用八吋 wet bench

還是無法使鰭型線寬 Silicon 上沉積的 SiO2蝕刻至露頭因此導致

Gate 還是無控制電流能力

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

202017

[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

75

第五章 結論與討論

5-1 綜合結論

隨著製程技術的進步傳統平面型的 MOSFET 場效電晶體不斷

朝向元件微小化持續邁進但終究必頇面臨元件微縮瓶頸如果硬是

再繼續往下微縮所面臨物理極限所衍生缺陷將抵銷縮小 Gate

Length 時所獲得的效益因此半導體技術的演進不能再只是憑藉著

元件無限制的縮小而是該思考從元件結構本身設計上做出改良因

而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET且

已證明如果將閘極接觸面從傳統的平面透過 FinFET（Tri-Gate）立

體結構設計進而將閘極接觸面拉伸成立體狀讓原本只有一個面的

接觸提升至三個接觸面積透過立體設計增加閘極與通道間的接觸

面積確實能大大改善閘極的控制能力

因此鰭型結構的電晶體正是目前研究急於努力突破的重點本實

驗是在傳統矽基板(Bulk Silicon)上使用波長 365nm 黃光微影製程

而非電子束直寫（E-beam Direct Write EBDW）方式再透過 Dummy

設計以保護與鰭型電晶體之鰭型結構本身設計做改善以避免顯影

時被沖斷再者透過水平爐管熱氧化(Oxidation)方式進一步對 Fin

本身進行二度線寬微縮才有辦法將鰭線寬(Fin Width)縮至奈米鰭

奈米牆線寬如第三章(奈米鰭奈米牆之試製)所介紹最後將其運用

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

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[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

76

在電晶體上而在 HKMG 堆疊上透過高介電常數（High Dielectric

Constant H-K)的閘極介電材料來改善因元件等比例縮小化過程

所造成的原件內部漏電(Leakage)問題由於傳統製程使用的 SiO2做

為閘極氧化層的技術隨著元件微縮閘極氧化層(SiO2)厚度也隨之

越來越薄因而被高介電常數材料所取代由於其良好的熱穩定性和

高介電係數而被視為取代二氧化矽作為閘極氧化層的材料的最佳選

擇本實驗透過原子層沉積系統(ALD)將高介電常數材料如 HfO2

ZrO2甚至更進一步將兩者元素透過 11 比例摻雜形成所謂鐵電材

料 HfZrOx也嘗試摻雜不同比例 Al2O3於 HfO2上形成另一款鐵電

材料 HfAlOx期許透過鰭型電晶體上搭配鐵電材料藉由負電容(NC)

效應來改善元件特性

但從第四章(奈米鰭奈米牆之電晶體應用)的 TEM 圖片中赫然發

現使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field

Oxide)但是透過 Dry Etching 與 Wet Etching 搭配仍然無法將鰭型

線寬上的 SiO2蝕刻乾淨由於外層所堆疊 HKMG因為 SiO2緊緊包

圍而無法接觸到 Fin 上方的 Silicon導致閘極無控制能力因而無法

進一部驗證上述所言在 HKMG 堆疊上使用幾款不同閘極介電材

料及鐵電材料對元件所造成的改善差異倘若能將鰭型線上的 SiO2

吃開使閘極有控制電流能力便能解決所有問題

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

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[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

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[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

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[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

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[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

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[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

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[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

77

5-2 建議與討論改善事項

延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念如果

成功將鰭型線寬上的 SiO2吃開使閘極有控制電流能力再搭配上

本實驗室於一般 MOSFET 製程於同樣的 HKMG 堆疊條件上從原

本的 Gate First 製程改成 Gate Last 製程已成功驗證先透過高溫退火

將主動區(Active Region)完全活化Gate Last 製程優勢在於一般 Gate

First 製程在元件完成後的退火活化在溫度上選擇為了避免高溫退

火使介電層結晶過大導致閘極之漏電大幅提升因此選擇 Gate Last

製程在主動區先透過 1000degC 以上高溫完全活化再將 HKMG 堆疊

後的活化上溫度選擇就無需再顧慮到主動區由元件電性量測上可

知 Gate Last 製程所測得 Subthreshold Swing (SS)確實是比 Gate First

製程要來的好且透過一般 MOSFET 製程於 HKMG 堆疊上的的鐵

電材料已經可以薄至 2nm 的情況下還有不錯特性因此如果將上

述一般 MOSFET的Gate Last 製程套用至鰭型電晶體上在 Fin MESA

定義完後先曝上第一道 Gate 光罩並以 TCAD 元件模擬預測所獲

得離子佈植劑量由 4-3-3 章節得知確實有不錯的 PN Junction 特性

在堆疊 HKMG 前先將離子佈植打完再將主動區透過高溫完全活化

後再堆疊鐵電層厚度僅 2nm HfZrOx與 Metal之後再曝同樣一道

Gate光罩以NDL黃光微影目前現行解析能力iso-Line為 035μm

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

79

參考文獻

[1] httpwwwdigitimescomtwtechdtnshwnwsaspcnlid=13ampid=00

00391980_1h3l742x7c6tbi1vczwq0ampct=107202017

[2] httpwwwhightechtwindexphp2012-06-06-14-12-3818-integrate

d-circuits62-photo-lithography07202017

[3] httpwwwgigaphotoncomcttechnologylaserwhat-is-an-excimer-l

aser07202017

[4] fileCUsersJohnDownloadsS1-p428html07202017

[5] httpwwwisuedutwupload8120143newspostfile_11516pdf07

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[6] httpswwwitriorgtwchiContentPublicationscontentsaspxSiteI

D=1ampMmmID=2000ampMSid=62102251620354540107202017

[7] httpswwwlungtengcomtwWebscientific-epaper-contentaspxK

EY=10ampARTICLE=0207202017

[8] httpwwwic975comMainRundownphpid=2275907202017

[9] httpwwwsemiorgzhnode4259607202017

[10] httpsaylibcomMagArticleaspxUnit=featurearticlesampid=154107

202017

[11] httpsscitechvistanatgovtwckfZ1htm07202017

[12] httpnanomsettuedutwhtmldocClass01_Intro2pdf07202017

[13] httpirlibkuasedutwbitstream987654321138172E4B880

E7B6ADE5A588E7B1B3E68A80E8A1

93pdf07202017

[14] httpwwwndlorgtwdocspublication22_4pdfE1pdf07202017

[15] M C Cheng C H Lin Y F Hou Y J Chen C Y Lin F K Hsueh

H L Liu C T Liu B W Wang H C Chen C C Chen S H Chen

C T Wu T Y Lai M Y Lee B W WuC S Wu I Yang Y P

Hsieh C H Ho T Wang Angada B Sachid Chenming Hu and F

L Yang ldquoA 10nm Si-based Bulk FinFETs 6T SRAM with Multiple

Fin Heights Technology for 25 Better Noise Margin rsquorsquo in VLSI

Symp Tech Dig T219 2013

[16] 周涵孙ldquo利用雙重微影成像法製做多晶矽鰭式場校電晶體元件

之特性研究rdquo碩士論文交通大學101年p36

78

與目標線寬規格誤差為plusmn10情況下我所設計 FinFET 的 LG最大線

寬為 04μm因此假設將曝光對準所造成的plusmn10誤差暫時不列入考

量期許 Gate Last製程與 FinFET 結構搭配下應該對元件電性上

會有更大幫助

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80

[17] Y Cui et al Nanowire nanosensors for highly sensitive and

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293 pp 1289-1292 2001

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202017

[20] 劉劭農ldquo利用 I-line黃光微影之自我對準鰭型穿隧電晶體試製rdquo

碩士論文國立臺灣師範大學105年p54