svak inversjon

2007

INF3400/4400 våren 2007 Effektforbruk og statisk CMOS

Svak inversjonSvak inversjon

Når gate source spenningen er lavere enn terskelspenningen:

t

ds

t

tgs

U

V

nU

VV

dsds eeII 10

der:

factor slope

8.120

n

eUI Tds

Korte kanaler og kraftig elektrisk felt gir ”drain induced barrier lowering” (DIBL):

dstt VVV '

2007


Oppgave 2.11Oppgave 2.11

Finn strømlekkasje i svak inversjon i en inverter ved romtemperatur når inngangen er 0. Anta at βn = 2βp = 1mA/V 2, n = 1.4 og |Vtp| = Vtn = 0.4V. Anta at bodyeffekt og DIBL koeffisient γ = η = 0.

pA

A

A

e

eeeU

eeII

t

ds

t

t

t

ds

t

tgs

U

V

nU

V

T

U

V

nU

VV

dsds

69

109.6

1069.1101.4

101.4

1

1

11

56

026.04.1

4.06

8.12

0

2007


Lekkasje i pn-overgangerLekkasje i pn-overganger

1T

D

U

V

SD eII

2007


TunnelleringTunnellering

2007


Introduksjon til effektforbrukIntroduksjon til effektforbruk

Effektforbruk:

DDDD VtitP )()(

Effektforbruk over en tidsperiode T:

dtVtiE DD

T

DD 0

)(

Gjennomsnittelig effektforbruk over en tidsperioden:

dtVtiT

T

EP

DD

T

DD

avg

0

)(1

Statisk effektforbruk:

1. AV strøm.

2. Tunnellering.

3. Pn-overganger.

4. Lekkasje i transistorer som overstyres.

Dynamisk effektforbruk:

1. Opp- og utladning av kapasitanser.

2. Kortslutningsstrøm.

2007


Statisk effektforbrukStatisk effektforbruk

AV strøm:

t

DD

t

t

U

V

nU

V

dsstatisk eeII 10

Statisk effektforbruk:

DDstatiskstatisk VIP

2007


Dynamisk effektforbrukDynamisk effektforbruk

Inverter med last:

Gjennomsnittelig dynamisk effektforbruk:

T

DDDD

T

DDDDdynamisk

dttiT

V

dtVtiT

P

0

0

)(

)(1

SWDD

DDSWDD

dynamisk

fCV

CVTfT

VP

2

Tar hensyn til aktivitet:

SWDDdynamisk fCVP 2

Over tidsperioden T:

2007


Pseudo nMOSPseudo nMOS

2007


Pseudo nMOS inverterPseudo nMOS inverter

Antar n = 2p og opptrekk ¼ av nedtrekk:

3

43

4

enhetnn WW

3

23

4

4

12

pW

Antar Wn=Cinngang og Wp = Cgate_pMOS:

3

431

32

34

21

pp

nu

WW

Wg

9

4

31

34

3

34

21

221

pnpn

nd

WWWW

Wg

2007


Parasittisk tidsforsinkelse:

2

23

3

4

3

2

internopptrekk

CR

CR

CRP

p

u

3

2

2

3

4

3

2internnedtrekk

CR

CR

CRPd

2007


Pseudo nMOS NAND2Pseudo nMOS NAND2Motstand i opptrekk:

R

RW

Rp

p

3

12

Motstand i nedtrekk:

R

RW

RWWR

WR

n

nnkjedenMOS

nn

4

3

2

11_

1

Dimmensjonering:

3

8

34

12

4

12

n

n

pn

W

RRW

RRW

2007


Logisk effort:

3

831

32

38

21

pp

nu

WW

Wg

9

8

31

34

3

38

21

21

3

2111

31

pn

n

pnn

nd

WW

W

WWW

Wg

2007



3

10

10

3

8

3

23

internopptrekk

RC

CR

CRPu

9

103

10

3

8

3

2internnedtrekk

RC

CR

CRPd

2007


Pseudo nMOS NORPseudo nMOS NORLogisk effort:

3

431

32

34

21

pp

nu

WW

Wg

9

4

31

34

3

34

21

3

pn

nd

WW

Wg

2007



3

10

10

3

4

3

4

3

23

internopptrekk

RC

CR

CRPu

9

103

10

3

4

3

4

3

2internnedtrekk

RC

CR

CRPd

2007


EksempelEksempelGjennomsnittelig logisk effort for NOR port:

9

8avgg

Kjedeeffort:

H

GBHF

9

8

Optimal porteffort:

Hf9

8'

Optimal inngangskapasitans:

3

22

98

98

'

H

H

H

f

gCC eksterninngang

Effektiv motstand:

H

WR popptrekk

2

6

2 1

Dette gir for NOR port:

3

2

2

HWW n

p

RH

RHH

RWWR pnnedtrekk

2

2

3

2

2

1

3

22

2

1

1

1


3

21223

2126

3

22

3

2

2

6

k

RCH

kH

CH

kH

RH

Pu

9

2123

212

3

212

2

2

k

RCk

CkH

RH

Pd

Total tidsforsinkelse:

9

813

3

24

9

2141

9

82

'

kH

kH

PNfD

2007


Oppgave 6.18Oppgave 6.18Tegn transistorskjema for pseudo-nMOS 3inngangs NAND port. Angi transistorstørrelser og finn logisk effort fornedtrekk og opptrekk og gjennomsnitt for portene.

Vi antar at motstanden i opptrekket skal være 4 ganger så stor som motstanden i nedtrekket:

R

RRp

32

32

R

W

RWWWR

n

nnnNmosKJEDE

3

111

Som gir:

4

4

11

4

13

n

n

pn

W

W

RRW

2007


Effektiv motstand i nedtrekk:

R

RW

RRR

n

kjedenMOSnedtrekk p

1

111_

3

2

2

1

3

Logisk effort:

431

32

421

pp

nu

WW

Wg

3

4

31

34

3

4

21

31

3

21111

31

pn

n

pnnn

nd

WW

W

WWWW

Wg

2007



3

14

14

43

23

internopptrekk

RC

CR

CRPu

9

143

14internnedtrekk

CR

CRPd

2007


Oppgave 6.19Oppgave 6.19Tegn transistorskjema for en pseudo-nMOS port som implementerer funksjonen F = A(B + C + D) + E · F · G.

2007


Ganged CMOSGanged CMOS

132

32

2

34

32

2

pp

npu WW

WWg

2

62

322

2

3

4

3

4

3

2

3

2

internopptrekk

RC

RC

CR

CRR

RR

CRP

p

pp

pp

u

2007


3

2

32

21

34

3

34

32

21

221

pppp

npd

WWWW

WWg

3

4

4

43

2

2

1

3

4

42

11

internnedtrekk

RC

RC

CRWW

CRP

pn

d

2007


4

134

434

2

34

32

42

nn

npd WW

WWg

RC

CR

CRR

RR

CRP

n

nn

nn

d

2

3

2

4

internnedtrekk

2007


Source følger opptrekkslogikkSource følger opptrekkslogikk

2007


Oppgave 6.25Oppgave 6.25Sammenlign gjennomsnittelig tidsforsinkelse i 2, 4, 8 og 16 inngangs pseudo nMOS og SFPL NOR porter når vi antar at portene skal drive fire identiske porter.

Vi ser på hvordan parasittisk tidsforsinkelse varierer med antall innganger n for en pseudo NMOS NOR port:

3

24

24

3

4

3

23

internopptrekk

n

RCn

CnR

CRPu

9

243

24

3

4

3

2internnedtrekk

n

RCn

CnR

CRPd

Tidsforsinkelse:

1289

49

1244

9

89

124

n

n

nhg

Pfd

avg

avg

2007


Vi ser på hvordan parasittisk tidsforsinkelse varierer med antall innganger n for en SFPL NOR port:

6

215

68732

1internnedtrekk

n

CnR

CRPd

7

252

7

6152

6157

2

internopptrekk

n

RCn

RCnR

CRPu

Ekstern last:

C

CCekstern24

334

Logisk effort:

n

n

nhg

Pfd

avg

avg

2584

19

9

16

2584

194

9

4

2584

19

9

4

721

7

621

7

33

p

u

Wg

9

4

641

63

6

dg

Tidsforsinkelse:

2007


2007


Kaskode spenning svitsj logikkKaskode spenning svitsj logikk

NAND port

2007


4 inngangs XNOR port

2007


Oppgave 6.26Oppgave 6.26

Tegn transistorskjema for en 3inngangs CVSL OR /NOR port.

svak inversjon

Documents