社団法人 電子情報通信学会 信学技報

THE INSTITUTE OF ELECTRONICS, TECHNICAL REPORT OF IEICEINFORMATION AND COMMUNICATION ENGINEERS

Turing反応拡散系を模擬するアナログ CMOS回路

大黒 高寛 浅井 哲也 雨宮 好仁

北海道大学 工学部 電子工学科

〒060-8628 札幌市北区北 13条西 8丁目

Phone : 011-706-7147

E-mail : {daikoku, asai, amemiya}@sapiens-ei.eng.hokudai

ああああららららまままましししし

反応拡散系を模擬したアナログ CMOS 集積回路の構成法について提案する。反応拡散系のパターン生成機能

を集積回路上に模擬することで、並列かつ高速な画像処理デバイスを作ることが可能である。本稿においては反

応拡散モデルの一つであるチューリングモデルをアナログ CMOS 集積回路に実装した。この集積回路は紋様画

像などの修復や強調の処理に応用可能であり、一例として指紋画像の復元などに適用できると期待される。

キキキキーーーーワワワワーーーードドドド 反応拡散系，アナログ CMOS集積回路，チップ化，チューリングパターン

An Analog CMOS Circuit Imitating Turing's Reaction-Diffusion System

Takahiro Daikoku Tetsuya Asai and Yoshihito Amemiya

Department of Electrical Engineering, Hokkaido University

Kita13, Nishi8, Kita-ku, Sapporo, 060-8628, Japan

Phone : 011-706-7147

E-mail : {daikoku, asai, amemiya}@sapiens-ei.eng.hokudai

Abstract

We propose an analog CMOS integrated circuit that imitates the reaction-diffusion system. We can make a parallel, high-

speed image processing device by imitating a pattern formation of the reaction-diffusion system on a integrated circuit. In this

paper, we designed the Turing's reaction-diffusion system on an analog CMOS integrated circuit. We expect that this integrated

circuit can be applied to the restoration of a pattern image, the processing of a pattern emphasis and the restoration of a

fingerprint pattern.

Keyword reaction-diffusion system，analog CMOS integrated circuit，chip，Turing pattern

1. ははははじじじじめめめめにににに

反応拡散系とは多種の物質間の化学反応と物質の

拡散が混在した非平衡―開放システムである [1]。こ

の系は自然界の至る所に存在し生物の自己組織化など

の舞台になっていると考えられている。この反応拡散

系は強い非線形性をもち、様々な工学的応用が研究さ

れている [2][3]。本稿ではその一つであるチューリン

グ反応拡散系を模擬したアナログ CMOS 集積回路の

構成法、チップ試作、試作チップ測定結果について報

告する。

チューリング反応拡散系は 1952 年に A. Turing が生

物の形態形成を物理的に説明するために用いられた

[4]。この系は「適切な条件下で 2 つの物質が互いの

物質生成を制御しつつ拡散する時、物質の濃度パター

ンが空間的な秩序構造（チューリングパターン）を形

1 [5]

LSI

1

2.

2.1

∂∂

= − + ∇

∂∂

= − + ∇

⎧

⎨⎪⎪

⎩⎪⎪

u

tau bv D u

v

tcu dv D v

u

v

2

2

............ 1

u , v t

Du , Dv

a , b , c , d

1 a , b , c , d >

0 u v

a − d < 0 bc − ad >

0 Dv >> Du 2

k u v

kbc ad

D Du v

=−⎛

⎝⎜

⎞

⎠⎟

1

4

............... 2

u1,v1

u2,v2

u ,v33

u4 ,v4u0,v0

2

u

u

v >> u

u

1

2.2

LSI 2 LSI

2 2

u

v

LSI

N s

sN bc ad

D Du v

=−⎛

⎝⎜

⎞

⎠⎟

⎛

⎝

⎜⎜

⎞

⎠

⎟⎟π

arcsin12

1

4

.......... 3

3.

3.1 3

4 D1 ~ D4 C 2

uivi

CI1 I2 I3 I4

I1

2I1

2I2

2I2

2I3

2I3

2I4

2I4

2

vdd

CC C

D1 D2 D3 D4

3

I1 ~ I4 I1/2 ~

I4/2

2

u , v

u , v C

MOS

Cdu

dtF u F v F x I x

Ix x

I

Cdv

dtF u F v F x I x

II x

I

i i ii

i

i

i

i ii

ii

i

i

= − = − <⎛

⎝⎜

⎞

⎠⎟

= − = >⎛

⎝⎜

⎞

⎠⎟ <

⎛

⎝⎜

⎞

⎠⎟

⎧

⎨

⎪⎪

⎩

⎪⎪

1 22

3 4

14

2

2 2

( ) ( ) ( )

( ) ( ) ( ) ,

ββ

β

β β

....... 4

[6] 4 Fi x i

Di βi Di

[6] 4

a : b : c : d

1

3.2 4

4 I0

I0/2

2

[7]

I g u um i i= −+( )1 ............. 5

5 gm

ui+1vi+1

I5 I6 I7 I8

I5

2I5

2I6

2I6

2I7

2I7

2I8

2I8

2

vdd

uivi

4

[7]

u , v

4.

4.1

( 1 = 2 = 3 = 4)

[ 5 a ]

I1 = I3, I2 = b2 I1 , I4 = d2 I1

5 b

b , d

A

B

C

D vdd

E vdd

SPICE

6 a 5 b B

a : b : c : d = 1: 2 : 1 : 1.5 ,

C = 0.5pF

F (x )i

β2I

−

Ii

u

0 1 2 3 4 50

1

2

3

4

b

dd=

b

d = 2- 1

b

d=1/b

A

B

C

D

E

D

D DD

∆Ι

i

i

Ii

β2Ii

i

5 a b

v (V

)

v (V

)

u (V)u (V)0 4-40 0.04-0.04

4

-4

0

0.04

-0.04

0

a b

6

6

b 5 b E

u v

vdd

a : b : c :

d = 1: 1.2 : 1 : 0.5 , C = 0.5pF

4. 2

4 40

3

vdd 7 a ,

b 7 b a

2

4. 3

50

[7]

Dv >> Du

u

8 a

[ 8 b ]

0 20 403010

3

4

5t=0

t=200ns

t=400nst=800nst=2µs

2.5

t=0t=20nst=40ns

t=80ns

t=200ns3

4

5

2.5

0 20 403010 i

u i (V

)

u i (V

)

i

7

-0.25

0

0.25

0.5

10 20 30 40 50

i

0.5

0.25

0

-0.25

-0.5

-0.4

0

0.4

0.8

i

10 20 30 40 50

0.8

0.4

0

-0.8

-0.4

u i (

V)

u i (

V)

a b

8

5.

5. 1 CMOS

MOS

[8]

u , v

MO S

MO S

[9][10]

9

10µΑ

5%

500

Imir

W / L = 7.2µm /

8

10

12

14

16

Imir

[µA

]

MOS [µm]W/L=2.4/1.6 4.8/3.2 7.2/4.8 7.2/6.4

18

p n p n p n p n

pn

2.4/1.6

6.4/3.2

7.2/4.8

7.2/6.4

11.34

11.02

10.65

10.42

12.61

10.52

10.22

10.11

[µA] [µA] [µA] [µA]

1.27

0.5

0.43

0.31

9

ui

vi

a,c bias b bias d bias

GND

Vdd

10 a

uivi

Du bias Dv bias

GND

Vdd

ui+1

vi+1

10 b

6 . 4 µ m

W / L = 7.2µm / 6.4µm nMOS / pMOS

5. 2

MOSIS AMIS 1.5-µm CMOS

10 a ,

b MOS

nMOS / pMOS

W / L = 7.2µm / 6.4µm , W / L =

7.2µm / 4.8µm

MOS

nMOS / pMOS

W / L = 7.2µm / 6.4µm , u

W / L = 7.2µm / 4.8µm , v

W / L = 28.8µm / 4.8µm u , v

0

2.5

-2.5

5

-5

u, v

(V

)

50 100 150 2000time (µs)

0

2.5

-2.5

5

-5

u, v

(V

)

50 100 150 2000time (µs)

u v

u v

X X

a b

11

0

0.5

-0.5

1

-1

u (

V)

100 200 3000time (µs)

0

1

-1

2

-2

u (

V)

100 200 3000time (µs)

A A

u1

u2 u2

u1

a b

12

5. 3

5 b

11 a

d 5 b B E

X

a : b : c : d = 1: 1.5 : 1 : 1.3 0.2

40kHz 11 b d

5 b B C

X

A C u , v

a : b : c : d = 1:

2 : 1 : 1.3 0.8

u

u1 , u2 v >>

u v

2 u

v

v

Du : Dv = 1 : 9

13

0

0.75

-0.75

1.5

-1.5

u i (

V)

1 7 i

14

12 a

u

Du : Dv = 1 : 20 12 b

v u

7

13 MOS

Du : Dv = 1 : 100

14 7

6.

CMOS

LSI

[1] , , - , , 1997.

[2] Kato H., Asai T, and Amemiya Y, "Reaction-diffusionneuro chips: analog CMOS implementation of locallycoupled Wilson-Cowan oscillators," Proceedings of theFifth International Conference on Cognitive and NeuralSystems (ICCNS'2001), P2-41, 2001.[3] Nishimiya Y, Sunayama T, Asai T, and Amemiya Y,"Reaction-Diffusion Chip based on Cellular-AutomatonProcessing," Proceedings of the International Symposiumon Nonlinear Theory and its Applications (NOLTA'2001),pp. 593-596, 2001.[4] A. M. Turing, "The molecular basis ofmorphogenesis," Phil. Trans. R. Soc. , B237, pp. 37-72,1952.[5] W. Fujita, T. Aoki, and T. Higuchi, "A digital reaction-diffusion system for texture image processing," IEEEInt.Symp. on Intelligent Signal Processing and Communication Systems (ISPACS' 99), pp, 113-116,Phuket, 1999.[6] Daikoku T., Asai T., and Amemiya Y., "An analogCMOS circuit implementing Turing's reaction-diffusionmodel," Proceedings of the 2002 International Symposiumon Nonlinear Theory and its Applications, pp. 809-812,Xi'an, People's Republic of China (Oct. 7-11, 2002).[7] , , , "CMOS ,"

, 2002.[8] S. Nassif, "Within-Chip Variability Analysis,"International Electron Devices Meeting, San Francisco,CA, pp. 283-286, 1998.[9] K. R. Laksmlkumar, R. A. Hadaway, and M. A.Copeland,"Characterization and Modeling of Mismatch inMOS transistors for Precision Analog Design," IEEEJournal of Solid State Circuits, SC-21, pp. 1057-1066,1986.[10] M. J. M. Pelgrom, A. C. J. Duinmaijer, and A. P. G.Welbers,"Matching Propertiees of MOS transistors," IEEEJournal of Solid-State Circuits, SC-24, pp. 1433-1439,1989.