한양대학교 박성주 교수

반도체 테스트 분야 산학협력 교육 및 연구

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MORE accurate and fast !!!

Channel BW

SoC

Memory

Index/cleaning time

Relay

DC/AC parameter

BOST

Prober

Para (Memory/SoC)

Defects -> Faults

ATPG/Fault Simulation

Design For X

- Scan (power)

- BIST

- etc.

A T E

Probe

Handler

Wafer

Chip

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1. 고장 모델 : Static/Dynamic

2. Automatic Test Pattern Generation

3. Fault Simulation

4. Ad Hoc Design for Testibility

5. Scan design

6. IEEE 1149.X & IEEE 1500 standards

7. Built-In Self-Test (Logic, Memory)

8. Memory Test (March 테스트 , BISR 등 )

9. 보충 : ATE, Probe, Handler, DC parametric test

10. 보충 : ATE-Probe-wafer 통합 관점에서 test cost 분석

반도체 테스트 관련 대학원 교과내용

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1. 교육

1. ATE architecture and function

2. Probe/Handler

3. Latest Industry Issues (seminar)

2. 연구 개발

1. Probe + DFx

2. Handler + DFx

3. ATE +P/H + DFx

4. For TSV pre-bond/post-bond test

반도체 테스트 분야 산학협력 ( 교육 /연구 )

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