دانشگاه صنعتي اصفهان دانشكده برق و كامپيوتر

دانشگاه صنعتي اصفهان

دانشكده برق و كامپيوتر

دفاع از پايان نامه كارشناسي ارشد مهندسي کامپيوتر – معماري سيستم هاي سمينار کامپيوتري

طراحي و ساخت پردازشگر سخت افزاري، جهت پردازش MTIسيگنال هاي رادار

ارائه دهنده : علي بهلولي زفره

استاد راهنما : دکتر محمد داورپناه جزي

استاد مشاور : مهندس محمدرضا اخوان صراف

1382مردادماه

با حمايت پژوهشکده مهندسي برق و کامپيوتر دانشگاه صنعتي اصفهان

رئوس مطالب

مقدمهروشهاي پياده سازي پردازشهاي

ديجيتالمعرفي پردازشهاي سيگنال رادار

طراحي و پياده سازي پردازشگر

روشهاي آزمون پردازشگر

نتيجه گيري و پيشنهادات

44

نتايج‌و‌پيشنهاداتنتايج‌و‌پيشنهاداتنحوة‌پياده‌سازينحوة‌پياده‌سازيپردازش‌هاي‌رادارپردازش‌هاي‌رادارروشهاي‌پياده‌سازيروشهاي‌پياده‌سازيمقدمهمقدمه آزمونآزمون

معرفي رادارمقدمه

فرستندهفرستنده

گيرندهگيرنده پردازشگر‌دادهپردازشگر‌دادهپردازشگر سيگنالپردازشگر سيگنال

55


رادار پالسيمقدمه

اکوي اکوي برگشبرگشتيتي

ارسال‌ارسال‌موجموج

دريافدريافت‌ت‌

اکوي‌اکوي‌اولاول

دريافدريافت‌ت‌

اکوي‌اکوي‌دومدوم

PRFPRF

اکوي‌مربوط‌اکوي‌مربوط‌به‌جسم‌غير‌به‌جسم‌غير‌

متحرکمتحرک

اکوي‌مربوط‌اکوي‌مربوط‌به‌جسم‌به‌جسم‌متحرکمتحرک

66


هدف پايان نامهساخت‌پردازشگرسيگنال،‌براي‌يک‌رادار‌

پالسي‌با‌خصوصيات‌زير:

ردياب1.

متحرک2.

مقدمه

داراي‌سرعت‌

مناسب‌براي‌پردازش‌بالدرنگ

داشتن‌حجمو‌وزن‌کم‌

77


پردازش سيگنال ديجيتال:تعريف پردازش سيگنال ديجيتال

‌مراحل‌طي‌شده‌براي‌استخراج‌اطالعات‌از‌سيگنال‌هاي‌فيزيکي

:عوامل موثر در انتخاب تکنولوژي پياده سازي

سرعت1.

توان‌مصرفي2.

قيمت3.

حجم4.

زمان5.

روشهاي پياده سازي

88


روش هاي پياده سازي پردازشگر

(تکنولوژي‌انتخاب‌شده:‌سخت‌افزارهاي‌قابل‌پيکربنديFPGA)

روشهاي پياده سازي

زمان‌پياده‌ساز

ي

توان‌مصرف

ي

برنامه‌ريزي

انعطاف

قيمت

پايين متوسط

باال باال پايين پردازنده‌هاي‌همه‌منظوره

متوسط متوسط

باال متوسط

متوسط

DSPپردازنده‌هاي‌

باال پايين پايين پايين باال ASIC (Application Specific IC)

متوسط باال متوسط باال متوسط

سخت‌افزارهاي‌قابل‌پيکربندي

99


ساختار پردازش هاپردازشهاي رادار

اعمال فيلتر کنسلر

يا دوسه

پالسي

انتگرالگير

مجذور کننده D/AA/D

تقليل داده ها

نمونه‌برداري‌از‌سيگنال‌

اکوي‌برگشتي

کاهش‌نمونه‌هاي‌

دريافتي

حذف‌اثر‌اکوهاي‌ناشي‌از‌

اهداف‌غير‌متحرک

افزايش‌نسبت‌

سيگنال‌به‌نويز

افزايش‌نسبت‌سيگنال‌به‌نويز‌و‌جلوگيري‌از‌

تشخيص‌اشتباه‌هدف

تبديل‌نتايج‌پردازشها‌به‌

آنالوگ

1010


مشخصات فني سيستم مورد نظرپردازشهاي رادار

مگاهرتز‌‌10نمونه‌برداري‌از‌اکوي‌برگشتي‌با‌فرکانس‌‌

نانوثانيه400انجام‌کلية‌اعمال‌پردازشي‌در‌کمتر‌از‌‌

کار‌در‌دو‌مود‌مختلف‌PRF

امکان‌پردازش‌Coherent MTI‌

امکان‌پردازش‌‌Non Coherent MTI

‌16و‌4‌،8انتگرال‌گيري‌روي‌‌،PRFمتوالي‌

سنکرون‌بودن‌نمونه‌برداري‌با‌لبة‌PRFنانوثانيه‌‌25با‌حداکثر‌اختالف‌‌

امکان‌انتخاب‌يکي‌از‌نتايج‌‌انتگرال‌گير،‌مجذور‌و‌قدر‌مطلق‌براي‌خروجي

امکان‌توقف‌انجام‌پردازشها‌و‌صفر‌کردن‌خروجي‌در‌زمان‌هاي‌خاص

مجزا‌‌j برآورده‌شدن‌کلية‌نيازهاي‌فوق‌براي‌دو‌مسير‌ورودي‌کامال

1111


بلوک دياگرام پردازشگر

نحوة پياده سازي

ADCU

CH1 (8 Bits )

CLK

CH2 (8 Bits ) DACU

CH1 (8 Bits )

CLK

CH2 (8 Bits )

Vin1

Vin2

Vo1

Vo2

MPUP

RF

PR

F T

og

gle

T0

.4T

16

Non

CO

HIn

t Mod

eIn

t On

/Off

Can

cele

r Typ

eO

utp

ut T

ype

1212


قسمت هاي آنالوگADCU

تصحيح‌ولتاژ‌ورودي1.

تبديل‌دو‌سيگنال‌آنالوگ‌ورودي‌به‌ديجيتال2.

قدرت‌تفکيک‌هشت‌بيتي3.

‌مگاهرتز15حداکثر‌فرکانس‌نمونه‌برداري‌4.

‌مگاهرتز)در‌صورت‌30نمونه‌برداري‌با‌فرکانس‌5.ترکيب‌دو‌کانال(

DACUدو‌مبدل‌ديجيتال‌به‌آنالوگ‌سرعت‌باال1.قدرت‌تفکيک‌هشت‌بيتي2.قابليت‌تنظيم‌‌ولتاژ‌خروجي‌3.


1313


MPUقسمتهاي مختلف بلوک

Spartan II

FPGA

Spartan II

FPGA

Test&Configurati

on

Test&Configurati

on

Oscillator

Oscillator

External

SRAM128KB

External

SRAM128KB

I/OI/O

Signal Conditionin

g

Signal Conditionin

g

SDRAMSDRAM


Spartan II

FPGA

Spartan II

FPGA

Test&Configurati

on

Test&Configurati

on

SDRAMSDRAM

External

SRAM128KB

External

SRAM128KB

Signal Conditioni

ng

Signal Conditioni

ngI/OI/O Oscillat

orOscillat

or

1414


FPGAمسير انجام پردازش ها در


Xn، 8بيت Xn ،8بيت

اعمال فيلتر

کنسلر سه پالسي يا دو پالسي



مجذور کننده


انتگرال گيرانتگرال گيرWn،18

بيتWn،18

بيت

بيت8خروجي: بيت8خروجي:

تقليلداده تقليل بيتYn ،10 بيتYn، 10داده

قدر مطلققدر مطلق

Yn، 10بيت Yn ،10بيت

Abs_Yn

بيت9

Abs_Yn

بيت9Sn: 22

بيتSn22 :

بيت

انتخاب خروجيانتخاب خروجي

تقليلداده تقليلداده

قدر مطلققدر مطلق





تقليلداده تقليلداده تقليلداده تقليلداده

مسير‌پردازش‌در‌حالت Coherent MTI





تقليل داده

تقليل داده

تقليل داده

تقليل داده

مسير‌پردازش‌در‌حالتNon Coherent MTI

قدر مطلققدر مطلققدر مطلققدر مطلق



انتگرال گيرانتگرال گير

انتخاب خروجيانتخاب خروجي

1515


تکنيک هاي بکار رفته براي انتگرال گيري‌4به‌16کم‌کردن‌تعداد‌دسترسي‌ها‌به‌حافظه‌از‌


PRF(n-15)

PRF(n-14)

PRF(n-1)

Y0 Y1 Y1000

Y0 Y1 Y1000

Y0 Y1 Y1000

PRF 16مجموع S0 قبل S1 S1000

1616


تکنيک هاي بکار رفته براي انتگرال گيريگيري‌استفاده‌از‌تقريب‌در‌انتگرال

بيت‌کم‌ارزش‌6حذف‌‌Wnها

احتمال‌بروز‌خطا‌برابر

بيت‌32بيت‌به‌44تبديل‌باس‌داده‌از‌‌


1

32

1717


FPGAاعمال کنترلي

خواندن‌و‌نوشتن‌در‌حافظة‌خارجي

خواندن‌و‌نوشتن‌در‌حافظة‌داخلي

توليد‌پالس‌ساعت‌بلوک‌ADCU


1818


ماشين حالت پردازشگرExt_data<='Z'Int_addr<= nMem_RD<='1'Mem_WR<='1'ADCLK<='0'

Ext_Addr<=(k-15,n)Mem_RD<='0'

Wn,k-15<=Ext_dataADCLK<='1'

flag=0 Xtmp

<=A/DXtmp2

<=A/D

Ext_addr<=(k-16,n)Int_Mem<=A/D

YesNo

n<=0flag<=0

Ext_RD<=1Ext_WR<=1Ext_Addr<=ZExt_data<=0

init='1'or

edge_prf='1'

S3

S2

S1

S0

COH=1 flag=0flag=0 Ytmp1<=

Xtmp1-2

Xn,k-1+

Xn,k-2

Int_data<=Xtmp1

Yn<=0Int_data<=Xtmp2

Ytmp2<=

Xtmp2-2

Xn,k-1+

Xn,k-2

Yn<=MAX(|Ytmp1|,|Ytmp2|)

Yn<=MAX(|Xtmp1-127|,|Xtmp2-127|)+127-2

Xn,k-1+

Xn,k-2

Int_data<=MAX(|Xtmp1-127|,|Xtmp2-127|)+127

Yn<=0YesYes

No No

YesNo


SUM<=Ext_data

Mem_RD<=1

ADCLK<=0

Wn,k<=

Yn,k* Y n,k

Ext_data<=Yn,k

* Yn,k

SUM tmp<=SUM- W n,k-15Ext_addr<=(k-15,n)

flag=0 Mem_WR<=1Mem_WR<=0 YesNO

Mem_WR<=1

ADCLK<=1

flag=0 S n<=SUMtmp

+ Wn,k

Ext_data<=SnExt_addr<=(k-16,n)

flag<=not flag

flag=0Mem_WR<=0

n<=n+1

No

No

S7

S6

S5

S4

S0

2020


SpartanIIنتايج نهايي کدهاي پياده سازي شده روي تراشه ي


Constraint Requested Actual

TS_CLK = PERIOD TIMEGRP "CLK" 25 nS HI GH 50.000000%

25.000ns 24.976ns

COMP "Mem_RD" OFFSET = OUT 10 nS AFTER COMP "CLK"

10.000ns 7.734ns

COMP "Mem_WR" OFFSET = OUT 10 nS AFTER COMP "CLK"

10.000ns 7.640ns

TIMEGRP "AddrBus" OFFSET = OUT 10 nS AFTER COMP "CLK"

10.000ns 7.644ns

TIMEGRP "DataBus" OFFSET = OUT 10 nS AFTER COMP "CLK"

10.000ns 8.298ns

TIMEGRP "DataBus" OFFSET = IN 10 nS BEFORE COMP "CLK"

10.000ns 2.900ns

Device utilization summary:Number of External GCLKIOBs 3 out of 4 75%Number of External IOBs 91 out of 140 65%Number of LOCed External IOBs 91 out of 91 100%Number of BLOCKRAMs 12 out of 12 100%Number of SLICEs 642 out of 1728 37%Number of GCLKs 1 out of 4 25%

2121


آزمونهدف آزمون

اطمينان‌از‌صحت‌عملکرد‌1.

مکان‌يابي‌خرابي2.

روشهاي آزمونJTAGروشهاي‌استاندارد‌نظير‌1.

روشهاي‌ابتکاري2.

آزمون

2222


آزمون ديجيتال پردازشگرآزمون

روشسريع

روش کند روش

online

ADCU DACU

FPGA

SRAM

پردازشگر

2323


آزمون آنالوگ: روش آزمون

اعمال سيگنال هاي زير و مشاهدة خروجي:

ولتاژ‌DC

سيگنال‌متناوب‌با‌فرکانس‌PRF

سيگنال‌متناوب‌با‌فرکانس‌برابر‌نصف‌فرکانس‌PRF

آزمون

2424


نتايج بدست آمده از آزمون هاي آنالوگآزمون

:مشخصات سيگنال وروديموج‌سينوسي‌‌فرکانس‌‌‌Khz 1.25

ولت‌5/1دامنه‌‌به‌همراه‌افست‌‌PRFميکرو‌‌400از‌نوع‌

:پردازش ها‌کنسلر‌دو‌پالسي قدر‌مطلق‌

2525


نتايج بدست آمده از آزمون هاي آنالوگ مشخصات سيگنال

ورودي:موج‌سينوسي‌‌فرکانس‌‌‌Khz 1.25

ولت‌5/1دامنه‌‌بدون‌افست‌‌PRFاز‌نوع‌‌

ميکرو‌400

آزمون

:پردازش ها‌کنسلر‌دو‌پالسي ‌16انتگرال‌گيري‌با‌پنجرة‌

2626




ولت‌5/1دامنه‌‌بدون‌افست‌‌PRFميکرو‌‌400از‌نوع‌

:پردازش ها‌کنسلر‌دو‌پالسي ‌8انتگرال‌گيري‌با‌پنجرة‌‌

2727





:پردازش ها‌کنسلر‌سه‌پالسي ‌‌8انتگرال‌گيري‌با‌پنجرة‌

2828





:پردازش ها‌کنسلر‌سه‌پالسي قدر‌مطلق‌

3030


يري نتيجه گ تحقق تمام اهداف پايان نامه در جهت طراحي و ساخت و

عملياتي نمودن يک پردازشگر با خصوصيات زير:

پردازش‌همزمان‌دو‌مسير‌وروديانعطاف‌باال‌آزمون‌پذيري‌کامل‌امکان‌استفاده‌از‌پردازشگر‌براي‌منظورهاي‌ديگر،‌نظير‌

پردازش‌تصوير‌و‌پياده‌سازي‌‌‌‌پردازنده‌هاي‌آموزشي

نتايج و پيشنهادات

3131


پيشنهاداتراه‌اندازي‌SDRAMتعبيه‌شده‌روي‌پردازشگر‌

پياده‌سازي‌روش‌ارائه‌شده‌براي‌تست‌دائمي‌حافظه‌ها‌

تعداد‌بهينه‌کردن‌ CLBاستفاده‌شده‌از‌هاي‌FPGA‌

نتايج و پيشنهادات

با تشکر از حضور

سروران گرامي

دانشگاه صنعتي اصفهان دانشكده برق و كامپيوتر

Documents