第 7 章 半导体存储器和可编程逻辑器件 第 7 章 半导体存储器和可编程逻辑器件

《数字电子技术基础》

半导体存储器的分类、电路结构和工作原理，存储器扩展容量的连接方法，应用存储器实现组合逻辑电路的方法。简单可编程逻辑器件 PAL 、 GAL ，的基本结构、逻辑功能

半导体存储器的分类、电路结构和工作原理，存储器扩展容量的连接方法，应用存储器实现组合逻辑电路的方法。简单可编程逻辑器件 PAL 、 GAL ，的基本结构、逻辑功能

7.1.1 RAM 的结构• RAM主要由存储矩阵、地址译码器和读 / 写控制电路（ I/O）三部

分组成。• 1 ．存储矩阵• RAM电路结构：一个存储单元可以存储 1 位二值代码，存储单元分

为静态存储单元和动态存储单元。• 存储矩阵由存储单元按照阵列形式排列组成。存储矩阵是 16行 16

列的矩阵，共有 256个存储单元，可以存储 256个字，每个字的字长为 1 位，存储容量为 256 × 1位。可以写为：存储容量 = 存储字数×位数。

• 2 ．地址译码器• 为了便于进行读 / 写操作，要为每一存储单元编写唯一的地址码。 256

个存储单元编码， 28 = 256，需要 8 位地址码 A7～ A0。• 地址译码分为两个部分，行地址译码器 A3～ A0译码选中的行线为高

电平，选中一行存储单元，• 列地址译码器 A7～ A4译码选中的列线为高电平，选中一列存储单元

，行线与列线交叉的存储单元被选中，可以进行读 / 写操作。地址译码器的译码输出可以有高电平或低电平。地址译码器的输入是 n 位地址码（地址总线数），输出为可寻址数 2n （存储的字数）。

3 ．读 / 写控制电路与片选信号• RAM由多片组成，系统每次读 / 写操

作只针对其中一片或几片。• 每片 RAM芯片上有片选控制端 ，

片选信号 =0选中该芯片，正常读 / 写操作。

• =1没有选中该芯片，输入 / 输出端均为高阻态，不能读 / 写操作。

• 读 / 写控制电路是存储单元与系统数据总线连接的 I/O接口，

• 控制电路的读 / 写操作。 =1控制对存储单元的读出操作，

• =0，控制对选中的存储单元写入操作。

• 读写控制电路由缓冲放大器 A1、 A2和 A3 组成，当 =0、 =1时， A1 导通、 A2、 A3 截止，选中单元的存储数据通过 I/O读出；

• 当 =0、 =0时， A1 截止、 A2、 A3 导通，数据 D 通过 I/O→A2 写入原码 D ，通过 I/O→A3 写入反码

• 读 / 写控制电路主要包含数据输入驱动电路和读出放大器，以利于 RAM内外的电平能更好地匹配。

CSCS

CS

R / W

R / W

R / W

R / W

CS

CS

D

7.1.2 存储单元• 1 ．静态存储单元（ SRAM）• SRAM的存储单元由锁存器构成。• 六管 CMOS静态存储单元： VT1、 VT2和

VT3、 VT4 分别构成反相器，两个反相器构成 RS锁存器，存储一位二值代码。 VT5～VT8 门控管，作模拟开关，

• 地址码使 Xi和 Yj 高电平， VT5～ VT8 导通，选中本单元。

• 读出， RS锁存器的 Q 端→ VT5 →位线相连， → VT7 管，存储数据→ D 端，→ I/O电路→数据总线；

• 写入，写入数据→ I/O电路→ D 和 端，通过 VT7、 VT8 管和位线 Bj 、 写入到 RS锁存器的 Q 与 端。

• 采用六管 COMS存储单元的芯片静态功耗极小，当片选端加入无效电平时，立即进入微功耗保持数据状态，只需微瓦数量级的功耗就可以保持原存数据不丢失。

DjB

Q

7.2 只读存储器（ ROM ）

• 4×4 NMOS管的固定 ROM电路。• ROM的 2 线 -4线地址译码器有两个地址输入 A1A0，输出 4 条字线 W0～ W3，

选取存储矩阵中的 4 个字。• 存储矩阵由 NMOS管存储单元排列组成，存储单元可以存放 1 位二值代码。• 输出缓冲器由 4 个三态缓冲器构成，输出控制端 =0时，存储数据输出到

D3～ D0端；输出控制端 =1时，输出端呈高阻态。

• 只读存储器（ ROM）是永久性数据存储器。正常工作，只能从 ROM读取数据，不能修改写入数据。 ROM电路结构简单，断电后数据不会丢失。

• 只读存储器可以分为固定 ROM、可编程 ROM（ PROM）和可擦除的可编程ROM（ EPROM）几大类。

7.2.1 固定 ROM• 固定 ROM（掩模 ROM）在出厂时将需

要存储的数据用电路结构固定下来，一经写入就无法改写。

• ROM电路 3 部分组成：存储矩阵、地址译码器和输出缓冲器。

ENEN

• 存储矩阵按照 4 行 × 4列排列，行线为字线，列线为位线，每个交叉点为一个存储单元

• 有 MOS管的存储单元存储数据 1 ，无 MOS管存储单元存储数据 0 。

• 地址译码器地址 A1A0=00，输出字线 W0高电平，其他字线为低电平。

• W0连接的 MOS管栅极高电平， MOS管导通，漏极连接的位线置 0 ，三态缓冲器反相，输出数据D2和 D0为 1 ；

A1 A0 D3 D2 D1 D0

W0

W1

W2

W3

0 00 11 01 1

0 1 0 11 0 1 10 1 0 01 1 0 1

• 没有 MOS管的存储单元位线高电平，反相输出数据 D3和 D1为 0 。 W1～ W3 字线低电平，连接的 MOS管截止，输出位线通过导通的负载管连接电源 VDD，位线置高电平，

• 同一位线连接的 MOS管和负载管一起构成 NMOS与门电路。

• 地址码与输出数据之间关系的数据表。• 电路存储的数据为 4×4位，存储矩阵存储 4 个字，每字的字长为 4 位，

• 存储容量 = 字数×位数 =4×4位 =16。• 与 RAM电路相同， ROM存储矩阵的存储

容量就是存储单元总数。

7.2.2 可编程 ROM （ PROM ） • 熔丝型 PROM阵列• 固定 ROM的存储单元可以由二极管、 BJT

管或 MOS管构成。在制造时，厂家利用掩模技术将用户提供的数据写入存储器中，

• MOS管存储单元， MOS管的有无，固定在ROM芯片中，用户不能改变。

• 可编程 ROM 是由用户一次性可编程写入的芯片，出厂时 PROM的存储单元全为 1 （或为 0 ），用户可将需要写入的数据一次性写入，写入后就再也不能修改。

• 熔丝型 MOS管 PROM电路， PROM存储单元由 MOS管和快速熔断丝构成。

• 出厂时 PROM所有存储单元都存入 1 ，用户利用专用的编程器，注入大脉冲电流流过熔丝，将需要写 0 的存储单元熔丝烧断。

• 熔丝烧断后就不能恢复， PROM是一次性可编程 ROM芯片。

7.2.3 可擦除的可编程 ROM• 可擦除可编程 ROM存储的数据可擦除重写。• 可擦除可编程 ROM分为光可擦除可编程

ROM（ EPROM）、电可擦除可编程ROM（ E2PROM）和快闪存储器。

• 存储单元用的 MOS管的构造不同，擦除、写入方法不同。 EPROM用叠栅注入 MOS管（ SIMOS管）， E2PROM用浮栅隧道氧化层 MOS管（ Flotox MOS管），快闪存储器（ Flash Memory）用是与 EPROM的 SIMOS管类似的快闪叠栅 MOS管。

1 ．光可擦除可编程 ROM（ EPROM）• EPROM的存储单元叠栅注入管 SIMOS。 SIMOS管是 N 沟道增强型的 MOS管

，有两个重叠的栅极，控制栅 Gc和浮置栅 Gf。控制栅 Gc控制读写，浮置栅Gf长期保存注入电荷。 Gf埋在二氧化硅绝缘层，处于电悬浮状态，称为浮置栅。出厂时， SIMOS管的浮置栅内无电荷。

• 编程时，在 SIMOS管的漏源之间加高电压（ +20～ +25 V），发生雪崩击穿，产生很多高能电子；同时在控制栅 Gc加高电压脉冲（ +25V， 50ms），控制栅正脉冲电压的吸引，高能电子穿越 SiO2绝缘层到达浮置栅 Gf，注入电荷。漏源极间的高电压去掉后，注入的电荷被 SiO2绝缘层包围，没有放电通路，可以长久保存（ +125℃， 70%保存 10年以上）。

• 读出操作时，控制栅 Gc加正常高电平，漏 - 源之间产生导电沟道， SIMOS管导通。注入负电荷的 SIMOS管须在控制栅加上更高的电压，才能抵消浮栅上负电荷的影响，形成漏 - 源之间导电沟道。

• 控制栅 Gc加正常高电平，注入负电荷的 SIMOS管不导通，相当于写入 1 。

7.3 存储器的扩展及应用• RAM和 ROM集成芯片都具有扩展功能，可以形成更大容量的存储器。可以用

来实现各种组合逻辑函数， RAM和 ROM的存储功能可以用在很多数字系统的设计中。

7.3.1 存储器容量的扩展• 一片 RAM或 ROM存储容量不满足设计要求，可以将多片芯片进行扩展连接

。扩展连接的方法有位扩展和字扩展。1 ．位扩展

• RAM或 ROM芯片字数满足要求，位数不够用，要进行位扩展。• 每片 RAM 256×1位，每个字只有 1 位，需 256×8位的存储器，要将 8 片

256×1的芯片扩展连接成 256×8位。• 8 片 256×1芯片的所有地址线、 、 并联，每位 I/O端输出一位码。

总存储容量扩大 8 倍。 ROM没有读 / 写控制端 ，其余端子连接与 RAM相同 R / W

CSR / W

2 ．字扩展• RAM或 ROM字数不满足要求，字扩展。将 4 片 256MB×32的芯片扩展成

1024MB× 32位的存储器。• 字扩展要计算地址线： 1024=210， 1MB=220，扩展后地址线 30条，需 30

位地址码； 256=28 ，扩展前 256MB存储器 28位地址码，• 增高两位地址码 A29A28，接 2/4线译码器输入。 A29A28=00，译码器 Y0 输出

低电平，片 I 被选中； A29A28=01，片 II选中……译码器的低电平译码输出控制了 4 片 RAM的端。

• 1024 MB存储器扩展连接：将 4 片 RAM的 和 A27…A0 分别并联， RAM数据输出 I/O0～ I/O31并接。

R / W

RAM芯片

译码器输出 A29 A28 A27 ～ A0

十六进制地址码

I Y0 0 00 ～ 0

…1 ～ 1

00000000H…

0FFFFFFFH

II Y1 0 10 ～ 0

…1 ～ 1

10000000H…

1FFFFFFFH

III Y2 1 00 ～ 0

…1 ～ 1

20000000H…

2FFFFFFFH

IV Y3 1 10 ～ 0

…1 ～ 1

30000000H…

3FFFFFFFH

1024 MB × 32 位存储器系统的地址分配表1024 MB × 32 位存储器系统的地址分配表

同时位扩展和字扩展，先位扩展，后字扩展。扩展前后存储器的总容量相等。将 256×4位 RAM扩展为 1024×8位，（ 256×4） ×2×4=1024×8，需要 8 片

256×4的芯片。

7.3.2 用存储器实现组合逻辑函数

• ROM阵列图的字线与位线交叉点为一个存储单元，

• 实点表示有 MOS管（或二极管、 BJT管）存在。

• PROM阵列图的存储单元是可编程的，交叉点用×表示编程为 1 。

• ROM存储器存放数字系统的运行程序，实现组合逻辑函数。 ROM阵列图

• ROM的地址译码器是一个全译码的与阵列，地址码 A1A0输入变量，字线 W0～ W3为 A1A0生成的全部最小项

• 阵列 D3～ D0为多输出的组合逻辑函数， D3 =Σm(1, 3)

D2 =Σm(0, 2, 3)

D1 = m1， D0 =Σm(0, 1, 3)

• 【例 7.1 】 用 PROM构成码型转换电路，将 8421BCD码转换为余 3 循环码。

• 解：设 B3B2B1B08421BCD码输入变量， G3G2G1G0余 3 循环码输出变量，用16×4位的 PROM芯片来实现码型转换电路。

• 地址译码器为固定 ROM与门阵列，

B3 B2 B1 B0 G3 G2 G1 G0 字 线

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1

0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0

W0

W1

W2

W3

W4

W5

W6

W7

W8

W9• 4 条地址线输入， 16个最小项译码输出（没用到的与门没有画出）

• 存储矩阵为可编程或门阵列。• 应存 0 的存储单元的熔丝熔断，保留应该存 1 的字线与位线交叉点的熔丝

• 8421BCD码 0111，字线 W7为高电平，输出余 3 循环码为 1010，字线W7与位线 D2、 D0交叉点的熔丝被熔断，阵列图上的×被去掉。

7.4 可编程逻辑器件（ PLD ）• 集成电路器件分为小规模集成器件（ SSI）、中规模集成器件（ MSI）、大规模集成器件（ LSI）和超大规模集成器件（ VLSI）。

• 数字集成电路从逻辑功能上又可以分为通用型和专用型两大类。• 中、小规模数字集成电路的器件逻辑功能简单，固定不变，属于通用型。设计复杂的大型数字系统，体积大、功耗高、可靠性差。

• 专用集成电路（ ASIC）是为某些专门用途设计的，用量少、成本高，制造周期长。

• 可编程逻辑器件（ Programmable Logic Device）兼有通用型和专用型器件的特点，具有集成度高、批量大、成本低和电路可靠性高等特点，是设计数字系统的理想器件。

• 可编程逻辑器件是一种由用户定义和设置逻辑功能的器件，可以通过芯片内部逻辑设计，实现多种数字逻辑系统的功能。灵活性强，处理速度快，可以修改和重复使用。

• 常用可编程逻辑器件：• 现场可编程逻辑阵列（ Field Programmable Logic Array， FPLA）

、• 可编程阵列逻辑（ Programmable Array Logic， PAL）、• 通用阵列逻辑（ Generic Array Logic， GAL）、• 复杂可编程逻辑器件（ Complex Programmable Logic Device， CPLD

）• 现场可编程门阵列（ Field Programmable Gate Array， FPGA）。• CPLD、 FPGA集成度较高，高密度 PLD，可以满足一般数字系统设计的需要

。

7.4.1 PLD 的基本结构和表示方法• 1 ． PLD的基本结构• 可编程逻辑器件 PLD由组合逻辑电路和时序逻辑电路基本电路组成。不同的

PLD芯片， PAL、 GAL、 CPLD和 FPGA，结构有所区别。• 组合逻辑电路的输入、输出基本关系用与 - 或逻辑表示，• 时序逻辑电路由组合逻辑电路加存储电路（触发器）组成，存储电路输出可

以反馈到输入电路，• 时序逻辑电路输入和输出的关系简化为：与 - 或逻辑关系 + 触发器。• PLD器件输入：外输入和输出宏单元（ OLMC）的反馈输入，可以有原变量

输入和反变量输入。输出宏单元电路结构可以通过编程确定，控制输出端口工作方式、输出极性和输出端反馈，输出宏单元的电路结构可以满足组合逻辑设计和时序逻辑设计需要。

• 输出缓冲器采用三态输出电路，可以编程控制其输出状态。

• PLD的与阵列和或阵列基本结构• 输入缓冲器将输入变量表示为原变量和反变量两种形式。• 与门输入由单线连接，与门输入信号的交叉点用实点连接，为固定连接，

存储单元为 ROM；与门输入信号的交叉点用×连接，为编程连接，• 与门输入的交叉点没有×连接，为编程断开连接，存储单元为 PROM（熔

丝连接或熔断，擦除存储单元信息）。• 输出表达式 Y AB AB A B

• 与门输入的 4 个连接点的×都未擦除，表示与门未启用，输出为 0 。

• 按照 PLD的与阵列和或阵列是否可编程，可以将 PLD分为 3 种电路结构。

• PROM的基本电路结构是与阵列固定，或阵列可编程；

• PLA的电路结构是与阵列和或阵列都可以编程；

• PAL和 GAL的与阵列可编程，或阵列固定。

• PLD的通用逻辑符号图形。

• (a)可编程与门• (b)可编程或门• (c)编程后与门• (d)与门输出等于 0 的两种形式，

• (e)与门输出为1 状态，

• (f)两种控制方式的三态输出缓冲器，

• (g)输入缓冲器。

2 ． PLD 的表示方法2 ． PLD 的表示方法

3 ．可编程逻辑阵列（ PLA）• PROM芯片用来实现组合逻辑电路，与阵列为全译码的固定阵列，存

储单元具有固定的硬线连接结构；• 可编程逻辑阵列 PLA的与阵列和或阵列都是可编程逻辑阵列。• PLA与 PROM阵列的区别是， PROM与阵列是最小项阵列，阵列固定且庞大； PLA与阵列乘积项可编程，实现化简后的最简与或式。

• PLA芯片的利用率高于 PROM芯片。• PLA的规格用输入变量数、与阵列的乘积项数、或阵列的输出端数三者的乘积表示。

• PLA的编程单元有熔丝型和叠栅注入式 MOS管。• PLA输出缓冲器的结构形式除了有三态输出外，还有可编程的异或逻辑输出，也有增加了触发器的时序逻辑型的 PLA电路结构。

【例 7.2 】 用 PLA芯片实现下面的多输出组合逻辑函数。 Y3=Σm(6,7,8,9,10,11,12,13,14,15)

Y2=Σm(0,1,2,3,12,13,14,15)

Y1=Σm(2,3,6,7,9,11,13,15)

Y0=Σm(1,2,5,6,9,10,13,14)

• 解：将多输出组合逻辑函数 Y3～ Y0化简为最简与或表达式：• PLA阵列图• 8 个与门， 4 个或门，可实现 4 个最简与或式，• 每个逻辑式可以有 8 个乘积项。• 如果用 PROM芯片实现逻辑函数 Y3～ Y0 ，• 与阵列需要 16个 4 个输入变量的与门，• PLA阵列的每个与门乘积项• 只有 1 ～ 2 个输入变量，• 只需要 8 个与门。

3

2

1

0

Y A BC

Y AB AB

Y AC AD

Y CD CD

作 业 答 案7.1 如果存储器的容量为 256k×32位，则地址码应取几位？答案： 2n=256k，地址码应取 n=18位。 7.4 试用 4k×8位的 RAM和译码器构成 16k×16位的存储器。答案：总容量 16k×16=4k×8×(4×2)，需要8 片 4k×8位的 RAM

。先用两片作位扩展为 4k×16位，然后进行字扩展。

7.5 用 ROM设计多输出组合逻辑电路，实现下列一组逻辑函数。

• 答案：

1

2

3

4

Y A B C D ABCD ABCD ABCD

Y A BCD ABCD AB C D ABCD

Y ABD BCD

Y B D

• 7.6 试用十六进制数写出如下存储器的最高地址。• （ 1 ） 2 k × 4；（ 2 ） 32 k × 8； 256 k × 16• 答：（ 1 ） 2k×4； 2k=211 ， (111 1111 1111)2=(7FF)16

（ 2 ） 32k×8； 32k=215， (111 1111 1111 1111)2=(7FFF)16

• 256k×16 ； 256k=218 ，• (11 1111 1111 1111 1111)2=(3FFFF)16

• 7.7 试用 PLA和 J-K触发器设计一个 8421BCD码同步加法计数器，画出 PLA阵列逻辑图。

• 答案 ：

0 0

31 1 0

2 2 0 1

3 3 0 1 2 0 3

J K 1

J K Q Q

J K Q Q

J K Q Q Q Q Q

C = Q3Q0 C = Q3Q0

ROM 阵列 Y1=∑m(3,4,6,7)Y2=∑m(0,2,3,4,7)

PLA 阵列 化简

BCCAmY )7,6,4,3(1

CBBCBAmY )7,4,3,2,0(2

将 256×1 的芯片括展为 1024×8 的芯片，先位扩展后字扩展。计算需要的芯片数量，总存储单元数相同。

7.9 画出 1k×1 位组成 8k×8 位存储器电路 ，用 3/8 译码器

先组成 1k×8 位的存储器，先位扩展；后字扩展

8k×8 存储器需要 13 位地址码，高 3 位接在译码器

7.8 画出 2 片 1024×8 的组成 1024×16 位的存储电路1024×8 ×2= 1024×16

1524

1443

1410762

76321

mmABCDDCBAY

mmDCBADABCY

mmmmBCDADBCDCBAY

mmmmCBABCAY