반도체산업 반도체구조변화 - kirs.or.kr 도체산업(이세철 nh투자... ·...

반도체 산업

반도체 구조 변화

NH투자증권 리서치센터

Analyst 이세철

teltelteltel 02) 768-7585│eeee----mailmailmailmail [email protected]

2

반도체반도체반도체반도체

Key Charts

Executive Summary

�� 환경분석환경분석 1: 1: 초연결시대초연결시대

�� 패러다임패러다임 2: 2: 시스템반도체시스템반도체

�� 환경분석환경분석 2: 2: 반도체반도체 고효율화고효율화 �� 패러다임패러다임 1 : 1 : 반도체반도체 플랫폼플랫폼

�� 패러다임패러다임 3: 3: 반도체반도체 33차원차원 구조구조 �� 반도체반도체 M/S M/S 변화변화

AP/BP

eMMC(NAND)

LPDDR3(DRAM)

CPU

Northbridge

Southbridge

PC DRAM

PC

HDD

Smart phone Future (Wearable or IoT)

One Chip

Intel Platform Samsung Platform Samsung Platform

12.0% 12.2%13.1%

14.2% 14.0%

16.5% 16.6%

15.4% 15.0%14.4%

13.6%

13.3%

7.9% 7.7%6.8%

7.9%

9.4%8.9%

8.4%

9.7%10.4%

11.8%12.8%

14.3%

5%

10%

15%

20%

'06 '07 '08 '09 '10 '11 '12 '13 '14 '15 '16 '17

Intel Samsung

3


IT환경분석 1: O2o(Online to offline) – 초 연결시대

모든 기기들간 연결성 확대. 주요 업체들도 플랫폼 구축 추진 중

- 온라인에서 오프라인 플랫폼화 진행 중

- 구글 Nest, 삼성전자 SmartThings등도 오프라인 플랫폼화의 일환

환경분석환경분석환경분석환경분석

초 연결시대

자료 : Qualcomm, NH투자증권 리서치센터

4


IT환경분석 1: O2o(Online to offline) – 컨넥티드 기기 확대

컨넥티드 디바이스 수량은 2015년 10억대에서 2020년 45억대로 확대 전망

- 과거 디지털 컨버전스를 통해 여러 기기들이 하나로 통합되었다면, 지금은 각각의 기기들이 자신만의 특성을 최대한 살리는

가운데 서로 연결됨으로써 사용자 편의를 극대화 중

- 즉, IT생태계는 디지털 컨버전스(Convergence) 시대에서 컨넥티비티(Connectivity) 시대로 전환되고 있음

자료 : Machina research, NH투자증권 리서치센터

전세계 컨넥티드 기기 시장 전망 전세계 스마트 가전 시장 전망

자료: Pike research, NH투자증권 리서치센터


0

5,000

10,000

15,000

20,000

25,000

30,000

35,000

40,000

2012 2013 2014 2015 2016 2017 2018 2019 2020

(USD mn)

2012-20 CAGR 48%

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

2012 2013 2014 2015 2016 2017 2018 2019 2020

Consumer Electronics Smart meter Healthcare(bn units)

5


IT환경분석 1: O2o(Online to offline) – 온라인과 오프라인 융합

스마트폰 확대로 O2O (Online to Offline - 온라인과 오프라인이 연결되는 현상) 확대

- 스마트폰 등 모바일 기기 확대로 기기간 연결의 중요성 부각

- 최근, 기기간 연결성을 바탕으로 핀테크 등 다양한 응용처로 새로운 IT패러다임이 만들어지고 있는 상황. 이에 따라 O2O 시

장 확대 중

자료 : Ericsson(2014), NH투자증권 리서치센터

모바일 기기 가입자수 추이 다양한 핀테크 기업들

자료: Venture Scanner, NH투자증권 리서치센터


0

1

2

3

4

5

6

7

8

2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020

Smartphone Mobile PCs, tablets and mobile routher(bn units)

6


IT환경분석 1: O2o(Online to offline) – 모바일 결제 시장 개화

전통적인 결제 수단 대체 가능한 모바일 결제 시장 확대

- 이전에는 지폐 또는 신용카드 등이 주요 결제 수단으로 통용되었으나 향후에는 스마트폰 등 모바일기기를 이용한 모바일 결

제 시장 개화될 전망

- 이에 따라, 구글, 애플, 삼성전자를 비롯한 대형 IT 기업들은 모바일 결제 시장 확대에 발맞춰 알맞은 서비스 공급을 위해 지

속 노력 중

자료 : 각 사, NH투자증권 리서치센터

전자결제 주요 업체들 현황 애플 페이

자료: Edison, NH투자증권 리서치센터


회사명회사명회사명회사명 주요내용주요내용주요내용주요내용

GoogleGoogleGoogleGoogle 전자지갑 "구글월렙"출시 (2011) / 이메일 기반 송금 서비스 출시 (2013)

AppleAppleAppleApple 전자지갑 "패스북" 출시 (2011) / NFC 기반 "애플페이" 서비스 출시 (2014)

FacebookFacebookFacebookFacebook아일랜드 내 전자화폐 발행 승인 (2014) / 글로벌 송금업체인 "아지모"와 제휴(2014)

VerizonVerizonVerizonVerizon AT&T, T-Mobile과 공동으로 모바일 전자지갑 서비스인 "ISIS" 출시 (2012)

EbayEbayEbayEbay 송금, 지급결제서비스인 "페이팔"과 선불카드인 "My Cash" 출시 (1998/ 2012)

AlibabaAlibabaAlibabaAlibaba 송금, 지급결제서비스인 "알리페이" 출시 (2003)

AmazonAmazonAmazonAmazon 자사 사이트 내 지급결제 서비스인 "아마존페이먼트" 출시 (2014)

7


IT환경분석 1: O2o(Online to offline) – 스마트홈

2015년은 스마트홈이 구체화되고 제품화되는 원년

- 구글, 애플, 삼성전자를 비롯한 대형 IT업체들은 스마트홈 시장 선점 위해 치열한 경쟁 중

- 구글은 스마트홈 전문 업체 네스트를 인수하며 스마트홈 플랫폼 구축 노력 중

- 애플의 경우 ‘스마트홈’전담팀을 구성, 다양한 전자기기 등을 애플 하드웨어 기기로 컨트롤 할 수 있는 통합 시스템 구축

중

- 삼성전자는 SmartThings 인수를 통해 스마트홈 플랫폼 구체화 시작

자료 : Strategy Analytics, NH투자증권 리서치센터

스마트 홈 시장 전망 스마트홈 서비스 진화 단계

자료: GSMA, NH투자증권 리서치센터


48

111.5

0

20

40

60

80

100

120

2014 2019

2014-19 CAGR 19.8%(USD bn)

8


IT환경분석 1: 스마트폰 시장 � 롱테일화

스마트폰 시장은 하위업체(10위권이상)들의 비중 확대로 롱테일화 진행

- 현재 스마트폰 시장은 로컬업체들이 확대되고 있는 구도임

- 즉 프랑스에서는 Wiko, 우크라이나와 러시아에서는 Fly, 인도에서는 MicroMax, 파키스탄에서는 Q Moibile 과 같은 회사들

이 성장 중. 이런 로컬업체에 제품을 공급하는 회사는 티노 모바일이나 지오니와 같은 ODM업체들임

- 스마트폰 업체간 경쟁구도가 치열하게 전개될 전망

자료 : Gartner, NH투자증권 리서치센터

스마트폰 하위업체(10위권이상)들의 비중 확대 스마트폰 로컬 업체들

자료: LG경제연구소, NH투자증권 리서치센터


72.9%65.6%

54.6% 54.8% 52.9%45.5%

12.9%20.6%

23.9%13.5% 13.5%

14.0%

5.7% 8.6%14.0%

15.0%12.6%

12.8%

8.5% 5.3% 7.6%16.7%

21.0% 27.7%

0%

20%

40%

60%

80%

100%

'09 '10 '11 '12 '13 '14

1~3위 4~6위 7~10위 기타

9


IT환경분석 2: 반도체 � 고효율화

32bit Processor에서 64bit Processor로 고성능화되면서 LPDDR4등 메모리 사양도 고성능화

- AP: 32bit Processor � 64bit Processor (Samsung Galaxy S6: Exynos Octa 7420, Apple I Phone 6s: A9 chip)

- DRAM: LPDDR3 � LPDDR5 ( Samsung Galaxy S6: 2GB � 3GB, Apple I Phone 6s: 1GB � 2GB)

- NAND: eMMC � UFS ( Samsung Galaxy S6: eMMC � UFS, Apple I Phone 6s: PPN � ? )


스마트폰 고효율화

자료: 삼성전자, NH투자증권 리서치센터

32bit Processor32bit Processor

32bit AP

eMMC(NAND)

LPDDR3(DRAM)

64bit Processor64bit Processor

64bit AP

UFS(NAND)

LPDDR4(DRAM)

Two times faster in

computing performance

DRAM and NAND content

to box to grow

+

10



AP : 32bit Processor에서 64bit Processor로 고성능화 가속화

- 현재 안드로이드 진영 AP(Application Processor)는 주로 32bit 프로세서이나 삼성전자가 갤럭시S6를 내놓으면서 64bit 프

로세서 시대로 접어들고 있음

- 애플 아이폰의 경우 이미 64bit OS를 바탕으로 64bit AP를 사용 중


AP 개발 트렌드

자료: ARM, NH투자증권 리서치센터

Big. Little로로로로 고효율화고효율화고효율화고효율화

11



갤럭시 S6에 탑재될 엑시노스 7옥타(7420)는 ARM big.LITTLE Heterogeneous Multi Processing (HMP)기

술을 적용. 또한 Core로는 A15/A7 대신 ARM Cortex-A57과 Cortex-A53를 채택하여 57% 성능 개선


Big Little 컨셉


+

12




퀄컴 810 아키텍처


퀄컴 810 AP는 퀄컴의 첫 옥타코어로 발열문제에 발목이 잡혀있는 상황. 반면 삼성전자는 작년 엑시노스 옥타코어 발

열문제를 이미 겪은 바 있고, 그 개선제품인 엑시노스 7420 개발에 성공해 64bit 프로세서를 주도할 것으로 판단

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IT환경분석 2: 반도체 � 컨넥티비티


자료 : Qualcomm, NH투자증권 리서치센터

기존 LTE 네트워크 LTE Advanced 네트워크

자료: Qualcomm, NH투자증권 리서치센터

이동통신 기술은 4G LTE에서 LTE-Advance, 5G 등 빠른 속도로 기술 진보를 이루어오고 있는 상황

- 2008년 ITU(International Telecommunication Union)에서 4G로 정의한 규격은 저속 이동 시 1Gbps, 고속 이동 시

100Mbps의 데이터 전송 속도

- 4G LTE-A (Advance)는 주파수 집성 기술(CA : Carrier Aggregation, 다른 주파수 대역을 묶어주는 첨단 기술) 을 활용한

이동통신서비스로 서로 떨어져 있는 주파수 2개를 묶어 빠른 속도를 구현

- 5G는 광대역 주파수 여러 개를 묶어 속도를 높인 4G-LTE와는 달리 전혀 다른 고대역 주파수를 확보해 속도를 대폭 개선

14



베이스밴드 칩 시장규모는 2015년 270억불 전망

- 베이스밴드 칩은 핸드폰 내 디지털 신호를 전파에 실을 수 있는 Radio 신호로 변환하는 역할을 수행

- AP가 두뇌 역할을 수행한다면, 베이스밴드는 통신 역할을 수행하는 칩



베이스밴드 칩 시장규모 컨넥티비티 칩 로드맵

자료: Qualcomm, NH투자증권 리서치센터

-

5.0

10.0

15.0

20.0

25.0

1.8

1.9

2.0

2.1

2.2

2.3

2.4

2012 2013 2014 2015 2016 2017

Shipment (LHS) Revenue (RHS)(bn units)(USD bn)

15



베이스밴드 칩 경쟁구도: Qualcomm이 독주

- 경쟁구도는 Qualcomm(M/S 48%)이 1위. 인텔이 2위를(M/S 12%) 기록

- 베이스밴드 칩 Value Chain은 설계, 생산, 판매로 이뤄짐



베이스밴드 칩 M/S 베이스밴드 칩 Valuechain

자료: Gartner, NH투자증권 리서치센터

62.0%

14.4%

6.5% 5.1% 3.9% 2.6% 1.4% 0.7% 3.4%

0%

10%

20%

30%

40%

50%

60%

70%

Qualcomm

MediaTek

Intel

Spreadtrum

Communications

Broadcom

STMicroelectronics

Marvell Technology

Group

RDA

Microelectronics

Others

16



현재 기술 방향은 3G에서 LTE(4G)로 넘어가는 단계

- 경쟁구도는 Qualcomm(M/S 48%)이 1위. 인텔이 2위를(M/S 12%) 기록

- 삼성전자는 갤럭시 S3 LTE 버전에 자체 모뎀 탑재를 시작으로 베이스밴드 칩 내재화 추진 중



베이스밴드 칩 M/S 베이스밴드 칩 원칩화


형태 특징

Three Chip Solution

• 부피 증가, 원가, 전력소모, 퍼포먼

스 측면에서 모두 불리함

•칩 확보 용이

•AP/BP 부품 선택 상의 자유로움

Two Chip Solution

• 부피 및 전력소모 측면에서 Three

chip solution보다 개선

One Chip Solution

•향후 기술 변화의 방향

• 단점은 고성능화에 따른 발열 문제가 대두될 수 있음

1. AP +2. 3G BP +3. LTE BP

1. AP2. 3G BP

+3. LTE BP

3. LTE BP1. AP 2. 3G BP

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삼성전자는 갤럭시 LTE 버전에 자체 모뎀 탑재를 시작으로 베이스밴드 칩 내재화 추진 중


배이스밴드 내재화 시작- 갤럭시S3

자료 : iFixit, NH투자증권 리서치센터

자체자체자체자체 베이스밴드베이스밴드베이스밴드베이스밴드 칩칩칩칩

18



컨넥티비티칩이 각광: WiFi + Bluetooth + GPS

- WiFi : 근거리 무선네트워크 방식. 가정용은20 ~ 30미터 이내, 기업용 은 100 ~ 200미터 통신 가능

- Bluetooth: 10m이내 근거리 무선기술표준

- GPS :위성에서 보내는 신호를 수신해 사용자의 현재 위치를 계산하는 위성항법시스템


자료 : 퀄컴, NH투자증권 리서치센터

컨넥티비티 확대 WiFi 칩 – Roadmap


19


IT환경분석 3: 반도체 � 원칩화

컨넥티비티칩 확대 : WiFi + Bluetooth + GPS

- WiFi : 근거리 무선네트워크 방식. 가정용은20 ~ 30미터 이내, 기업용 은 100 ~ 200미터 통신 가능

- Bluetooth: 10m이내 근거리 무선기술표준


컴퓨팅 아키텍처 원칩화

자료: NH투자증권 리서치센터

AP/BP

eMMC(NAND)

LPDDR3(DRAM)

CPU

Northbridge

Southbridge

PC DRAMPC DRAM

PCPC

HDDHDD

Smart phoneSmart phone Future (Wearable or Future (Wearable or IoTIoT))

One Chip

20


IT환경분석 3: 반도체 � 원칩화

원칩화는 TSV, PoP, Fan Out 방식으로 진행 전망

- TSV: 칩과 칩을 관통하여 직접 연결하는 기술

- PoP: 하나의 패키지 위에 다른 패키지를 쌓는 방식

- Fan Out: WLP에 구리 배선을 칩 바깥으로 형성 하는 기술


원칩화 방향


One Chip

TSV(Through Silicon Via)

TSV(Through Silicon Via)

칩과칩과칩과칩과 칩을칩을칩을칩을 관통하여관통하여관통하여관통하여

직접직접직접직접 연결하는연결하는연결하는연결하는 기술기술기술기술

기술기술기술기술 종류종류종류종류

PoP(Package on Package)

PoP(Package on Package)

하나의하나의하나의하나의 패키지패키지패키지패키지 위에위에위에위에

다른다른다른다른 패키지를패키지를패키지를패키지를 쌓는쌓는쌓는쌓는

방식방식방식방식

Fan OutFan Out

WLP에에에에 구리구리구리구리 배선을배선을배선을배선을

칩칩칩칩 바깥으로바깥으로바깥으로바깥으로 형성형성형성형성

하는하는하는하는 기술기술기술기술

원칩원칩원칩원칩 솔루션솔루션솔루션솔루션

21


IT환경분석 3: 반도체 � 원칩화(TSV)

TSV는 삼성전자와 같은 종합 반도체에 유리

- TSV는 Wafer와 wafer 또는 Chip과 Chip을 쌓고 구멍을 뚫어 관통시키는 기술

- TSV는 기존 와이어 본딩 기술과 Flip Chip CSP 기술을 대체

자료 : Gartner, NH투자증권 리서치센터 자료:언론, NH투자증권 리서치센터


TSV: Silicon Wafer 상하를 연결 Stacked CSP � TSV

22


IT환경분석 3: 반도체 � 원칩화(PoP)

3G / LTE 기술 확대로 소비자는 데이터를 저장하기 보다는 스트리밍 사용빈도 확대 중



자료 : Gartner, NH투자증권 리서치센터 자료:언론, NH투자증권 리서치센터


PoP 삼성전자, ePOP

POP

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IT환경분석 3: 반도체 � 원칩화(Fan Out)

Fan-In 방식은 하나의 칩을 패키징하는 방식인 반면 Fan-Out은 다양한 칩을 적층 가능

- Fan-Out은 Fan-IN과 달리 칩 밖으로 배선을 빼는 방식으로 위아래 칩과 적층 가능

- Fan-Out방식은 TSV보다 부피 면에서는 불리하나 저렴한 비용으로 구현 가능

자료 : 언론, NH투자증권 리서치센터 자료:언론, NH투자증권 리서치센터


Fan In Fan Out

24


IT환경변화: 모든 기기들이 연결되고 반도체는 원칩화 되는 방향

IoT 및 O2O시대로 모든 기기들이 연결되고 반도체는 고효율화, 원칩화 방향 전개 전망

- 초연결 시대: 컨넥티드 긱기 확대 + 온라인 오프라인화 + 스마트홈 확대

- 반도체: 반도체 고효율화(빅리틀 적용 64bit AP) + 컨넥티비티 + 원칩화

- 스마트폰 롱테일화: 로컬업체증가로 수익성 확보 어려움 예상


반도체반도체반도체반도체 고효율화고효율화고효율화고효율화

커넥티비티커넥티비티커넥티비티커넥티비티 칩칩칩칩 확대확대확대확대

반도체반도체반도체반도체 원칩화원칩화원칩화원칩화

초연결초연결초연결초연결 시대시대시대시대O2O(Online to Offline)

초연결초연결초연결초연결 시대시대시대시대O2O(Online to Offline)

컨넥티드컨넥티드컨넥티드컨넥티드 기기기기기기기기 확대확대확대확대

온라인온라인온라인온라인 오프라인화오프라인화오프라인화오프라인화

스마트홈스마트홈스마트홈스마트홈 확대확대확대확대

기술기술기술기술 방향방향방향방향: 현재현재현재현재 �� 미래미래미래미래

고효율화고효율화고효율화고효율화고효율화고효율화고효율화고효율화반도체반도체반도체반도체 고효율화고효율화고효율화고효율화 및및및및 컨넥티비티컨넥티비티컨넥티비티컨넥티비티

중요성중요성중요성중요성 확대확대확대확대

빅리틀빅리틀빅리틀빅리틀 적용한적용한적용한적용한 64bit AP 확대확대확대확대

베이스밴드베이스밴드베이스밴드베이스밴드, WIFI칩칩칩칩 등등등등 수요수요수요수요 증가증가증가증가

부품부품부품부품 원칩화원칩화원칩화원칩화부품부품부품부품 원칩화원칩화원칩화원칩화반도체반도체반도체반도체 고효율화고효율화고효율화고효율화 및및및및 컨넥티비티컨넥티비티컨넥티비티컨넥티비티

중요성중요성중요성중요성 확대확대확대확대. 원칩화원칩화원칩화원칩화 방향방향방향방향TSV, ePoP 및및및및 Fan-Out 기술기술기술기술 확대확대확대확대

제품별 요구사항

자료 : NH투자증권 리서치센터

Key Factor

25


방향 1: 반도체 플랫폼 구축 � 원칩화

삼성전자는 DRAM, NAND에 이어 AP 뿐 아니라 BP로 제품 플랫폼 확대 전망

- 삼성전자는 메모리 1위 기술을 바탕으로 AP사업 본격화 예상. 상반기는 Exynos 7420, 하반기는 애플 물량 확보 예상

- AP 뿐 아니라 BP도 내재화햐여 궁극적으로 원칩화 예상

- 메모리도 ePOP을 통해 디램, 낸드 통합 추진. 궁극적으로는 TSV를 통해 디램, 낸드, AP, BP 원칩화 예상

모바일 플랫폼화


AP/BP

eMMC(NAND)

LPDDR3(DRAM)

CPU

Northbridge

Southbridge

PC DRAM

PC

HDD

Smart phone Future (Wearable or IoT)

One Chip

Intel Platform Samsung Platform Samsung Platform

26



현재는 메모리제품간 통합과 시스템 반도체간 통합 제품이 출시 중이나 궁극적으로 메모리/시스템 통합칩 출시예상

- 메모리는 Mobile DRAM과 eMMC를 통합한 ePoP 출시

- 시스템반도체는 AP와 BP를 통합한 ModAP를 Midend 스마트폰 향으로 개발. 향후 Highend향으로도 제품 출시 예상

- 궁극적으로는 메모리와 시스템 반도체를 통합한 칩 출시 예상

자료 : 삼성전자, NH투자증권 리서치센터

모바일DRAM과 eMMC를 통합한 ePoP AP+ BP 통합칩인 ModAP 출시

자료:언론, NH투자증권 리서치센터

27



DRAM � NAND � AP � BP � 통합칩화

반도체 플랫폼 구축


One Chip

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방향 2: 시스템반도체 + 파운드리

삼성전자 엑시노스 7420 옥타는 재설계를 통해 최적화된 성능 구현

- 투칩 솔루션으로 발열로 부터 상대적으로 유리

- 퀄컴 810은 20nm공정인 반면 삼성전자는 14nm 공정으로 30% 저전력 구현


엑시노스 7420 옥타 옥타코어 블럭다이어그램

자료:삼성전자, NH투자증권 리서치센터

29




타사 대비 15% 칩사이즈 작은 제품 구현 64bit도 자체 설계 추진


경쟁사 퀄컴의 Snapdragon 810 대비 우월한 엑시노스 7420

- 발열문제와 관련하여 퀄컴 810 대비 삼성전자 엑시노스 7420이 유리한 상황

- 이는 1) 엑시노스 7420은 14nm 공정을 채택, 20nm 공정을 사용하는 퀄컴 810 대비 30% 저전력 구현이 가능하고, 2) 삼성

전자는 이미 작년 옥타코어 발열문제로 재설계를 해본 만큼 관련 노하우를 갖고 있으며, 3) 투칩 솔루션으로 발열문제로부터

상대적으로 자유롭기 때문

30




공정 라인업 삼성전자 파운드리 History


삼성전자 파운드리14nm공정은 Global Foundry와 공동 진행

- 삼성전자 SAS 오스틴 Fab과 뉴욕 알바니 Global Foundry 14nm공정 공유

- 양사 시너지 확대 전망

31



삼성전자가 14nm FinFET공정이 TSMC대비 6개월 앞선 상황

- TSMC 16nm는 BEOL이 20nm공정을 사용

- 삼성전자는 BEOL도 14nm공정에 해당

업체별 공정 로드맵

자료: 언론, NH투자증권 리서치센터

4Q124Q124Q124Q12 1Q131Q131Q131Q13 2Q132Q132Q132Q13 3Q133Q133Q133Q13 4Q134Q134Q134Q13 1Q141Q141Q141Q14 2Q142Q142Q142Q14 3Q143Q143Q143Q14 4Q144Q144Q144Q14 1Q151Q151Q151Q15 2Q152Q152Q152Q15 3Q153Q153Q153Q15 4Q154Q154Q154Q15

TSMCTSMCTSMCTSMC 28nm28nm28nm28nm 20nm20nm20nm20nm 16nm16nm16nm16nm16nm+16nm+16nm+16nm+(14nm)(14nm)(14nm)(14nm)

IntelIntelIntelIntel 32nm32nm32nm32nm 22nm22nm22nm22nm 14nm14nm14nm14nm

SamsungSamsungSamsungSamsung 32nm32nm32nm32nm 28nm28nm28nm28nm 20nm~20nm~20nm~20nm~ 14nm14nm14nm14nm

32


방향 3 : 3차원 구조 � 3D NAND + TSV + FinFET

- NAND는 집적도가 중요 � 3D NAND 기술을 통해 원가 하락 추진

- DRAM은 저전력 및 성능(속도)가 중요� TSV를 통해 성능을 높이고 전력소모를 낮추는 방향

- Logic은 저전력 및 성능이 중요 � TSV 및 FinFET으로 성능 및 저전력 구현

3D NAND

(3차원차원차원차원 구조구조구조구조)NAND: 집적도집적도집적도집적도 / 원가원가원가원가NAND: 집적도집적도집적도집적도 / 원가원가원가원가

2D NAND

(2차원차원차원차원 구조구조구조구조)

삼성전자삼성전자삼성전자삼성전자 기술기술기술기술 방향방향방향방향: 현재현재현재현재 �� 미래미래미래미래

DRAM: 저전력저전력저전력저전력/성능성능성능성능DRAM: 저전력저전력저전력저전력/성능성능성능성능DRAM

(2차원구조차원구조차원구조차원구조)

TSV


Logic: 성능성능성능성능/ 저전력저전력저전력저전력Logic: 성능성능성능성능/ 저전력저전력저전력저전력Planar


FinFET

3차원 구조 변화 방향


제품별제품별제품별제품별 Key Factor

33


10

20

30

40

50

60

70

80

90

2009 2010 2011 2012 2013 2014

선두그룹 중간그룹 후발그룹(nm)


18개월마다 용량이 2배 증가 한다는 무어의 법칙의 속도가 느려지고 있음

- 무어의 법칙: 1965년 고든 무어(Gordon Moore)는 마이크로칩의 용량이 매년 2배가 될 것으로 예측하며 만든 법칙. 그 이

후 18개월로 정의

- 하지만 최근 기술 난이도 증가로 무어의 법칙에 대한 한계가 대두되고 있음

자료 : Website, NH투자증권 리서치센터

무어의 법칙 업체간 공정 격차 축소 트렌드


34


포토 공정의 지연: EUV의 지속된 개발 지연

- EUV는 당초 2010년 ADT 및 PPT Tool로 주요 업체에 공급됨

- ASMP은 2012년 양산용 Tool 공급 예정 이었으나 Through Put 문제로 지연 중


자료 : Website, NH투자증권 리서치센터

EUV 양산 일정 ASML EUV 장비: NXE3300B

자료 : ASML, NH투자증권 리서치센터

35


ASML 포토 로드맵: 실질적 EUV 양산 진행은 2014년 이후가 될 전망


36


450mm에서도 Immersion(기존장비)과 EUV가 공존할 전망



37






3D NAND


2D NAND





TSV




FinFET

제품별 요구사항



38


방향 3 : 3차원 구조 � 3D NAND

3D NAND는 NAND Gate를 수직으로 쌓는 구조

- 옥외 주차방식(기존구조 2D NAND) � 복층 주차방식(3D NAND)

자료 : Website

옥외주차 방식 (기존 NAND 구조) 복층 주차방식 (3D NAND)

자료 : Website

39


3D NAND는 수직으로 20단 이상 쌓은 방식

- 향후 24단, 32단, 48단, 64단, 72단으로 순차적으로 증가 예상


자료 : LAM Research, NH투자증권 리서치센터

3D NAND 개요 3D NAND Layer 구조

자료 : LAM Research, NH투자증권 리서치센터

40


주요 업체별 3D NAND 현황

- 삼성전자 TCAT, 도시바 Piped_BiCS, SK하이닉스 3D FG (or SMART)


41


도시바 p-BiCS

삼성전자 TCAT


패러다임패러다임패러다임패러다임 1: 3D NAND

42


3D NAND 공정 Process: CVD / Etch 반복 공정


43


삼성전자 TCAT방식은 Nitride 식각 공정이 중요 � 고선택비 인산 수요 증가 예상

- 삼성전자 Gate Last, 도시바 Gate First


44


방향 3 : 3차원 구조 � TSV

- DRAM은 1Tr 1C (1 Transistor + 1 Capacity)로 구성되어 집적도가 어려움. 또한 Capacity로 인해 3차원구조 불가

- 반면 NAND는 1Tr (1Transistor)로 구성되어 구조가 단순. 3D NAND 제품 구현 용이

- DRAM은 1T DRAM이란 기술로 Capacity를 Source와 Drain 사이에 구현하는 시도가 있었으나 양산효율 문제로 Drop

DRAM 구조 NAND 구조

자료: NH투자증권 리서치센터 전망 자료: NH투자증권 리서치센터 전망

45





TSV: Silicon Wafer 상하를 연결 Stacked CSP � TSV


46



- 기존반도체 가치사슬은 삼성전자, SK하이닉스, Micron 같은 IDM업체가 생산한 제품을 HP, DELL, Apple등 세트 OEM

업체에 공급하는 구조임

- TSV가 본격화 될 경우 IDM업체와 거래선 사이 TSV를 구현하는 업체가 생김. 즉 삼성전자, SK하이닉스, 마이크론의 1차

거래선이 TSV업체가 될수 있음

기존 반도체 가치사슬 TSV에 따른 반도체 가치사슬


TSV 업체업체업체업체

반도체반도체반도체반도체 공급공급공급공급 반도체반도체반도체반도체 구매구매구매구매 반도체반도체반도체반도체 공급공급공급공급 반도체반도체반도체반도체 1차차차차 구매구매구매구매 반도체반도체반도체반도체 2차차차차 구매구매구매구매

47



- TSV 구현 가능 산업군은 IDM, Foundry, 후공정임

- 구현 용이성은 IDM> Foundry > 후공정 순

TSV 구현 가능 산업군 산업군별 TSV 구현 환경

자료: NH투자증권 리서치센터 자료: NH투자증권 리서치센터

IDM

후공정후공정후공정후공정

관련업체관련업체관련업체관련업체 구현구현구현구현

후공정 전 TSV 형성 용이. 다양한

제품 보유시 유리

Foundry

IDM

후공정후공정후공정후공정

Foundry거래선 니즈에 맞게 구현가능.

IDM처럼 후공정 전 TSV 가능

TSV 컨셉자체가 후공정에 해당.

IDM/Foundry업체와 달리 후공정전 TSV 불가

48



- 칩 크기가 현재 기술(POP) 대비 35% 개선

- 저전력 구현 가능: POP 대비 50% 개선

- 고성능 : Bandwidth 8배 향상


TSV: High Performance + Small Form Factor + Low power

POP TSV 성능성능성능성능 비교비교비교비교

49


- 디바이스는 직접 연결하는 3D Si보다는 3D IC 방향. 3D Stack과 2.5D Stack이 양립

- 공정방식은 Via First 방식 보다는 Via Middle 및 Via Last방식 방향

- Hole 구현 방식은 Laser 방식보다는 DRIE 방식인 보쉬 에칭 방식 방향


TSV 기술방향


3D IC (Micro Bump,

수동수동수동수동/능동인터포저능동인터포저능동인터포저능동인터포저)디바이스디바이스디바이스디바이스 측면측면측면측면디바이스디바이스디바이스디바이스 측면측면측면측면

3D Si

(직접직접직접직접 연결연결연결연결)

기술기술기술기술 방향방향방향방향

공정방식공정방식공정방식공정방식공정방식공정방식공정방식공정방식 Via First 방식방식방식방식 Via Middle/ Via Last 방식방식방식방식

Hole 구현구현구현구현 방식방식방식방식Hole 구현구현구현구현 방식방식방식방식 Laser 방식방식방식방식 Dry Etch 방식방식방식방식


50



- TSV는 마이크로 솔더 범프를 사용하여 칩을 적층하는 3D IC와 범프 없이 TSV만 사용하여 웨이퍼를 적층하는 3D Si로

구분

- 3D Si는 수율 확보가 가장 큰 관건.불량 칩과 양품 칩이 불가피하게 본딩되어 수율이 저하됨. 또한 웨이퍼 간의 간격이

없거나 너무 좁아 열관리가 큰 문제

- 3D Si와 달리 3D IC는 TSV 및 마이크로 범프를 이용, 무어의 법칙을 따르는 어떠한 칩들도 3차원으로 적층할 수 있음

3D 집적의 변천 3D Si vs. 3D IC 구조

자료: Semi, Gartner, NH투자증권 리서치센터 자료: Semi, Gartner, NH투자증권 리서치센터

Micro Bump가가가가

있으면있으면있으면있으면 3D IC

Micro Bump가가가가

없으면없으면없으면없으면 3D Si

51



1. 메모리 적층 방식 (3D IC) 2. 능동소자 인터포저 방식(3D IC)


- 1. 메모리 적층: 50㎛ 두께의 메모리 칩들이 TSV와 마이

크로 범프를 이용하여 적층다. 메모리 적층은 용량을 늘

리기 위한 것으로 이종 기능 집적에 비해 비교적 간단

- 2. 능동소자 인터포저:TSV를 로직(CPU)과 메모리와 같

은 능동 인터포저에 사용

- 주요 특징은 Memory/Logic과 CPU/Logic 두 개의 칩을

유기물 기판에 수평적으로 배치하는 것에 비해 면적과

크기가 작고, 고성능, 저비용을 실현할 수 있음

- 이 경우 CPU는 능동 TSV의 역할 수행. 그러나 CPU와

메모리칩의 소자의 고밀도와 회로의 복잡성 때문에

Via-Middle 또는 Via-Last 공정을 이용하여 TSV를 뚫

을 공간 확보가 어려움

52



3. 수동 인터포저 (2.5D IC 집적) 4. 수동 인터포저 (3D IC 집적)


- 3. 수동인터포저(2.5D Stack):TSV는 초미세 피치, 다핀,

고전력, 고밀도의 무어의 법칙 IC 칩을 지원하는 수동 인

터포저에도 사용될 수 잇음

- 칩의 미세 피치 패드 어레이를 간단하고 얇은, 빌드업

층을 가지지 않은 유기물 기판상의 비교적 큰 피치의 패

드에 재배치하기 위해서는 중간 기판인수동 TSV 인터포

저 필요

- 4. 수동인터포저(3D IC집적): 저비용 방열 3D IC 집적

SiP의 실현을 위해서는 수동 TSV 인터포저를 통한 칩 간

연결을 사용

- 능동 칩에 구멍을 내는 대신 수동 TSV 인터포저를 가진

기존의 칩을 사용하므로 경제적일 수 있음

53



- 3D Stack: 칩들을 3차원으로 연결 � 전공정 업체에 유리

- 2.5D Stack:수동 Interposer를 사용하여 로직, 메모리등 이종간의 반도체 칩을 연결 � 후공정 업체에 유리

3D Stack 2.5 Stack


54




TSV Roadmap

55



- Via First: 패턴 형성전에 TSV 형성

- Via Middle: FEOL 형성중 또는 FEOL 형성후 TSV 형성

- Via Last: FEOL, BEOL 형성후 TSV 형성

자료: ITRI, NH투자증권 리서치센터

Via First / Via Middle / Via Last

56



- Via First는 Cu 오염이 심해서 Poly를 사용해야함. Poly는 전도율이 떨어지기 때문에 사용 어려움. 가장 안좋은 방식

- Via Middle은 Cu오염에서 상대적으로 자유로움. 주로 IDM, Foudnry 업체들이 채택

- Via Last는 Via Middle과 난이도가 비슷하나 3D litho가 상대적으로 어려움. 주로 Package업체에서 채택. IDM에서도

일부 추진

자료: Stanford University, NH투자증권 리서치센터

TSV 기술별 난이도

Via First는는는는 Cu 오염오염오염오염 문제로문제로문제로문제로

채택하기채택하기채택하기채택하기 어려움어려움어려움어려움

Via Middle은은은은 IDM, Foundry

업체에서업체에서업체에서업체에서 주로주로주로주로 채택채택채택채택

Via Last는는는는 Package업체에서업체에서업체에서업체에서

주로주로주로주로 채택채택채택채택.IDM에서도에서도에서도에서도 일부일부일부일부

채택채택채택채택

57



- Laser Drilling: 저비용, 고효율이나 Wafer에 균열을 주거나 소자에 영향을 줄 수 있음

- Dry Etching: 고비용, 저효율이나 Wafer와 소자에 영향을 덜 주고 있어 이 방식을 채택 중

Laser Drilling 방식 Dry Etching 방식

자료: NH투자증권 리서치센터 자료: NH투자증권 리서치센터

Non Bosch Bosch

58



Deposition – CF 계열 Gas 증착 Etching – SF 계열 Gas 식각

59



- 메모리는 Wide IO를 중심으로 TSV 추진

- 비메모리는 AP와 메모리를 ubump로 연결하여 TSV 추진

메모리, 비메모리를 연계한 TSV 추진

자료: 삼성전자

60



SK하이닉스 HBM (High Bandwidth Memory) 마이크론 HMC (Hybrid Memory Cube)

자료: SK하이닉스, Gartner, NH투자증권 리서치센터 자료: Semi, Gartner, NH투자증권 리서치센터

- SK하이닉스는 20나노급 D램을 TSV 방식으로 4단 적

층한 제품 개발. 1.2V 전압에서 1Gbps 처리 속도를 구

현할 수 있고, 1024개 정보출입구(I/O)로 초당 128GB

데이터 처리가 가능

- 종전 최고 성능 D램보다 4배 이상 처리속도가 빠르고,

전력소비는 40% 낮음. SK하이닉스는 TSV 개발 초기

단계부터 AMD와 손잡고 고성능 그래픽·슈퍼컴퓨터·네

트워크·서버 시장 진출 추진

- 마이크론은 하이브리드 메모리 큐브, 줄여서 HMC 기

술 보유

- 이미 2011년말 Hot Chips에서 마이크론이 이 기술을

다시 발표하면서 DRAM 메모리의 미래가 될 것이라 설

명

61



TSMC의 TSV Supply Chain ASE, 2.5 Stack Interposer


- TSMC는 자일링스와 이종 3D IC인 버텍스(Virtex)®-

7 HT 제품군의 양산을 발표.

- 이들 28나노 디바이스는 TSMC의 CoWoS(Chip-on-

Wafer-on-Substrate)TM 3D IC 제조 공정에서 개발

됨. 이 프로세스는 하나의 디바이스에 복수의 컴포넌트

를 집적시켜, 실리콘 스케일링, 전력, 성능 등에서 상당

히 유리

- 28나노에서 달성한 이러한 성과는 TSMC의 20SoC 및

16핀펫(FinFET) 공정에서도 추진 예정

- ASE는 2.5D Silicion Interposer Substrate solution

개발

- 제품 규격은 5/5um에서 10/10um의 Line/Spacer 사

양임

- Wafer두께는 100 ~ 150um 수준. Via 직경은 30 ~ 50

um에 해당

62


- 삼성전자와 같은 종합 반도체 업체 유리

- 전공정: DRIE Etch/Cu CMP/ TSV 증착

- 후공정: Thin Wafer cutting


시사점


전공정전공정전공정전공정 업체와업체와업체와업체와 후공정후공정후공정후공정 업체간업체간업체간업체간

헤게모니헤게모니헤게모니헤게모니 경쟁경쟁경쟁경쟁 심화심화심화심화 전망전망전망전망

전공정은전공정은전공정은전공정은 DRIED Etch 중요중요중요중요

후공정은후공정은후공정은후공정은 레이저레이저레이저레이저 커팅커팅커팅커팅 확대확대확대확대 예상예상예상예상

반도체반도체반도체반도체 업체업체업체업체반도체반도체반도체반도체 업체업체업체업체 종합반도체종합반도체종합반도체종합반도체 업체업체업체업체 유리유리유리유리

기술기술기술기술 방향방향방향방향

전공정전공정전공정전공정전공정전공정전공정전공정

DRIE Etch

Cu CMP / Back Side Grinding

TSV 증착증착증착증착

후공정후공정후공정후공정후공정후공정후공정후공정Laser Cutting

Micro Bumping

항항항항 목목목목

63


방향 3 : 3차원 구조 � TSV, 시사점1. TSV는 종합반도체 업체에 유리

- 메모리, 로직제품을 동시에 보유하고 있는 삼성전자에 유리

- TSV구현이 메모리에 상대적으로 유리하기 때문에 SK하이닉스에 기회로 작용

TSV 구현 과정


메모리메모리메모리메모리 제품제품제품제품

로직로직로직로직 제품제품제품제품

메모리메모리메모리메모리

TSV Via 형성형성형성형성

로직로직로직로직

TSV Via 형성형성형성형성

메모리메모리메모리메모리

U Bumping

로직로직로직로직

U Bumping

Chip Thinning Chip Bonding Test

64


방향 3 : 3차원 구조 � TSV, 시사점 2. 전공정: DRIE Etch 기술 중요

DRIE Etch: Bosch 방식 Bosch DRIE 방식 적용 패턴


- Bosch 방식 장점: 깊게 팔 수 있음 (rough 하게). Fast Etch 할 수 있음. Non Bosch 대비 ER(Etch Rate)이 10배 빠름

- Bosche 방식 단점:: 스캘럽이 생김. 주로 백엔드쪽. 오염에 용이(널널하다보니). 보쉬한테 특허료 내야함

- Non Bosch 장점: 완전수직으로 미세패턴용이.파인피치 가능. no 스캘럽. 디자인 rule이 미세패턴. 특허료 필요없음

- Non Bosch 단점: Deep Etch가 불가능(단점) 맥스 2마이크로 밖에 안됨. 오염문제가 있음(폴리머 파티클). Bosch 방식

대비 속도가 느림 (1/10 수준)

65


방향 3 : 3차원 구조 � TSV, 시사점 2. 전공정: DRIE Etch

- Bosch방식: Etch + Deposition을 반복하는 방식

- 균일하게 Etch 가능하나 굴곡이 생김

DRIE Etch: Bosch 방식


66


방향 3 : 3차원 구조 � TSV, 시사점 2. 전공정: CVD

Cu Filling전에 절연막 형성 필요 Thin Wafer Taping 용 CVD 필요


- Cu가 전도성이 다르기 때문에. 실리콘 shorting을 막기위해 via 에치는 메탈로 채우기 전에 oxide 유전막을 절연체로 사

용됨. 만약 copper를 사용할 경우 두번째 메탈 Barrier 또한 필요. (주로 Ta, Ti, TaN/TA)

- Wafer Thinning으로 인해 지지대와 연결하는 CVD Taping 기술 필요

67


방향 3 : 3차원 구조 � TSV, 시사점 2. 전공정: CMP

- CMP용도: Cu CMP 및 Backside Grinding 용도로 사용

CMP: 평탄화 + 필요부분 패턴만 형성


68


방향 3 : 3차원 구조 � TSV, 시사점 3. 후공정: Laser Cutting

Wafer 휘어짐 현상 레이저 커팅 장비

자료: Semi, Gartner, NH투자증권 리서치센터 자료: 한미반도체i, NH투자증권 리서치센터

- TSV등을 위해서는 Wafer가 얇아져야 함. 다이아몬드 커팅 보다는 레이저 커팅이 필요

- 레이저 드릴은 TSV Hole용으로는 현재로선 부적합. 향후 기술 개발이 진행되면 가능성도 있음

69


FinFET 구조는 삼면이 Source와 Gate를 둘러 쌓는 구조

- 기존 구조는 1면, FinFET는 3면이 Source/Gate와 닿는 구조

- 구조는 3차원 구조로 복잡해지는 반면 전력 소모가 낮아짐 � 저전력 설계 가능

방향 3 : 3차원 구조 � FinFET (Tri-gate)

자료 : Intel, NH투자증권 리서치센터

Planner 구조 FinFET (Tri-gate) 구조

자료 : Intel, NH투자증권 리서치센터

70


FinFET 구현을 위해서는 Wafer 표면 Etch후 CVD 작업 필요

- Etch 공정 중요성 증대 예상


자료 : SOI Industry Consortium, NH투자증권 리서치센터

SOI FinFET 방식 Bulk FinFET 방식

자료 : SOI Industry Consortium, NH투자증권 리서치센터

71


인텔은 22nm 부터 FinFET 구현

FinFET 실제 패턴

자료 : EE Times, NH투자증권 리서치센터


72


삼성전자 14년 하반기 FinFET 적용한 14nm 제품 추진 예상. TSMC도 16nm 하반기 예상

업체별 개발 Roadmap


자료 : EE Times, NH투자증권 리서치센터

73


결론: 삼성전자, 반도체 플랫폼 구축 강화

삼성전자, 인텔을 넘어설 전망

- 현재 전세계 반도체 M/S는 2014년 기준 인텔이 15%으로 1위, 삼성전자가 10.4%로 2위이다. 참고로 퀄컴이 5.6%로 그 뒤

를 따르고 있다. 삼성전자는 자사향 엑시노스 매출 확대 및 애플향 매출 증가로 2015년 M/S는 12%로 높아질 전망

- 반면 인텔은 14%로 소폭 낮아지면서 양사간 M/S 격차는 줄어들 것으로 전망된다. 향후 삼성전자가 퀄컴 등 추가 파운드리

가 확대 될 경우 2017년에는 M/S가 14%로 올라가면서 전세계 통합 반도체 1위 업체가 될 것으로 판단됨


반도체 토탈 플랫폼 구축 삼성전자 vs 인텔 M/S

자료: Edison, NH투자증권 리서치센터

AP

Baseband Processor

Wi-Fi /GPS /Bluetooth

NAND

AP DRAM

NAND

DRAM

OneChip

12.0% 12.2%13.1%

14.2% 14.0%

16.5% 16.6%

15.4% 15.0%14.4%

13.6%

13.3%

7.9% 7.7%6.8%

7.9%

9.4%8.9%

8.4%

9.7%10.4%

11.8%12.8%

14.3%

5%

10%

15%

20%

'06 '07 '08 '09 '10 '11 '12 '13 '14 '15 '16 '17

Intel Samsung

74


결론: 3차원 구조 변화(3D NAND + TSV + FinFET)




3D NAND


2D NAND





TSV




FinFET

3차원 구조 변화 방향



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