24

④MRAM 回路技術 MRAM 回路には、クロスポイント型と選択トランジスタ型の 2 種類ある。それぞれ大容

量性と高速性に特徴があるが、回路技術の目標指標としては、アクセス時間をあげる。それ

ぞれのタイプにおいてデータの読み出し時間として 500 ナノ秒、50 ナノ秒を目標値とする。

⑤ディスターブロバスト技術 ディスターブロバストセルを実現し、セルの最適化設計を行い、集積化メモリとしてそ

の優位性を実証するとともに、書込み動作マージン>±40%を達成することを目標とする。

⑥システム評価 MRAM チップを実際の環境下で動作させた場合には、パッケージによるストレスなどに

よる信頼性劣化、システム制御回路などとのタイミングのずれ、などによる MRAM チップ

の誤動作が懸念される。そのためシステム実装した状態で MRAM チップを評価し、そこで

の課題を抽出することは MRAM チップの特性をさらに向上するためにも重要である。そこ

で評価ボード上に MRAM チップと FPGA などからなる評価ボードシステムを構築し、実際

のシステム状態で MRAM チップ動作を確認する。これにより、MRAM チップ特性の課題を

システムレベルで評価することができる。また、チップをパッケージに実装した状態で

MRAM の信頼性を評価することにより、実負荷状態での MRAM の信頼性を知ることができ

る。MRAM チップを用いたシステム動作を目標とし、さらに実装状態での信頼性評価から

MRAM 特性へフィードバックを行う。 ⑦デバイス実証

①～⑤の基盤技術を用いて、初年度には 1Mbit～4Mbit の低電流 MRAM テスト回路を

実証する事を目標とし、2 年目、3 年目には 256MbitMRAM に直結するセル技術、集積化技

術を用いて 16Mbit～64Mbit の容量の MRAM テスト回路を試作・評価することを目標とす

る。

以下研究開発項目に従い、成果の概要を述べる。

１．２ 事業全体の成果の概要 本プロジェクトの目的の、MRAM 実用化のために必要な基盤技術の確立のために、高品質

MTJ 技術、書き込み電流低減による低電力化技術、集積化プロセス技術、MRAM 回路技術、

ディスターブロバスト技術、の五つの基盤技術の研究開発を行った。これら基盤技術を使っ

て MRAM チップ実証として、1Mbit～4Mbit の低電流 MRAM テスト回路を高度化するとと

もに、それらの動作信頼性を高めることにより、256Mbit に直結するセル技術や集積技術を

用いて、16Mbit~64Mbit の MRAM を試作評価することを通して、256Mbit 級の MRAM を

25

実現するための基盤技術の確立を行った。これら研究開発の結果、すべての項目において最

終目標を達成することに成功した。多数の成果が得られたが、これら基盤技術の集大成とし

ての成果が以下の二点である。 まず第１に、16Mbit MRAM の動作実証に成功した。16Mbit MRAM のメモリ動作を確認

でき、最良で CKBD テストパターンにて、1,569bit 不良のチップを得て、動作ビット率は

99.991%に達した。SCAN パターンでの不良ビット数と CKBD テストパターンでの不良ビッ

ト数の差から半選択誤書き込みによる不良発生数を見積もると 225bit であった。この不良数

は、冗長セルで救済可能な数である。以上により、256Mbit 級の大容量化に必要な基盤技術

が確立できたと考えている。 第２に、MRAM チップを用いたシステム動作に成功した。MRAM の特徴を活かしてドラ

イブレコーダのデモシステムを製作したものである。デモシステムは、問題なく稼動し、

MRAM の書換え回数制限がないという特徴を一般に広めるのに役に立った。実デバイスで実

証された書換え回数制限がないメモリ LSI は、MRAM 以外にないということはあまり知ら

れていない。この特徴が浸透すれば、MRAM の市場が大きくなっていくことが期待できる。

１．３ 研究開発項目別成果の概要

１．３．１ 高品質 MTJ 技術 MTJ の特性は MRAM の性能を支配する。スイッチング磁界のばらつきの低減に関して

は、以下の開発を行った。すなわち、電子ビーム（EB）露光によるＭＴＪパターンの精密

形成から導き出された、パターン短部磁化がばらつきにくい形状を基本とし、フリー層材料

の構成、磁歪の高精度な調整を行った。その結果、スイッチング磁界ばらつきの標準偏差が

2.93％のＭＴＪの実現に成功し、目標の 5％以下を達成した。MTJ の高温耐性を向上させる

ために、今年度新たに、トンネルバリア作製条件を最適化した。その結果、350℃の熱処理

でも MR 比の劣化の無い MTJ の実現に至った。 さらに、MTJ のキャップ層材料に改善を加え、MR 比を向上させた。新開発の非磁性キ

ャップ層を用いることで、400mV バイアスにおける MR 比を 36.5％にまで向上させること

ができた。目標値の MR 比 30%以上を達成できた。さらに、アルミナバリアを上回る高 MR化が可能な MgO バリアを用いることで、MR 比は 70％（動作電圧で 42％）に向上した。

一方、MTJ 素子のアレイ内の抵抗ばらつきは、MTJ 加工時のダメージを抑制した新 SiO2

ハードマスクプロセスを開発することで、ばらつきで 0.83％と、目標値 4.5％を大幅に上回

るばらつき低減を実現した。以上の高 MR 化、低ばらつき化は MRAM の「0」「1」読み出

しマージンを拡大し、読み出しの安定化、歩留まりの向上に貢献するものである。 トンネルバリアの信頼性評価として、Time Dependent Dielectric Breakdown (TDDB)に

よるバリア寿命の見積りを行った。動作電圧状態である 0.4V 印加状態で、16M ビット換算

で 10 年以上の寿命があることを確認した。

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１．３．２ 書き込み電流低減化技術 MRAM 実用化のためのひとつの課題である書込み電流低減のために NEC／東芝では、平

成 16 年度までに高効率ヨーク付き書き込み配線の要素技術を開発した。その技術をベース

にヨーク配線技術の集積化プロセスとの融合を図り、1Kbit アレイでの良品取得を実施した。

その結果、ヨーク配線を組み込んだアレイで 100%チェッカー動作アレイが実現した。性能

的にもヨークのない場合の 2 倍以上の電流－磁界変換効率を達成している。 平成 17 年度はさらに大規模なアレイにヨークを適用するための、集積化プロセスの改良

を行った。その結果、ワードライン(WL)とビットライン(BL)の両方にヨーク配線を適用し

た 1M 個の MTJ を搭載した 512kb アレイで、リダンダンシー良品取得に成功した。ウエハ

内でのリダンダンシー良品率は 15.4%と、複雑な両ヨークプロセスを経ているにも拘わらず、

ある程度の良品率が得られ、集積化プロセスの進歩を示した。ビットラインにのみヨーク配

線を適用した磁化過程制御型 512kb アレイでは不良ビットゼロの完全良品が得られて、

1Mbit レベルですべてのセルが正常に動作するようなバラツキのない形成技術を確立でき

た。さらに大規模な 16Mb アレイにおいて、WL と BL の両方にヨークを適用して低電流化

を図り、さらに集積化プロセスの改良を行った結果、ビットラインに IBL=3.9 mA, ワード

ラインに IWL=4.5 mA と小さな書き込み電流でありながら、CKBD test によるビット動作率

として 99.991%の高い動作率が得られた。 書込み効率向上のために、層間絶縁膜を薄膜化して書き込み配線と MTJ を近付け、かつ

アレイを安定に動作させるプロセス開発を行った。層間絶縁膜を 50nm 以下に薄膜化しかつ

1 kb アレイを CKBD test で全ビット動作させることに成功した。 さらに、書き込み配線と MTJ を近付けて書き込み電流を低減する要素技術の開発を行い、

本開発の目標であった、0.24um 幅の MTJ の場合に 2mA 以下の書込み電流を達成した。ま

た、スピン注入アシストによる書き込み電流低減技術の検証を行い、スピン注入電流を適切

に設定することにより、さらに 10％の書き込み電流の低減を達成できた。これらは要素技

術の開発に成功したものの、16Mb など大規模アレイへの適用は今後の課題である。

１．３．３ 集積化プロセス技術 平成 16 年度に、MTJ のパッシベーション膜を改善することで、接合分離端部からのダ

メージを、ツインセル 512Kbit（素子数１M 個）でショート、オープン系の物理不良のな

いチップを取得し「１M あたり５個以下の物理不良」とする目標を達成した。平成１７年

度は、イオンビームによる MTJ 接合分離エッチング時間を最適化すること、下部電極と

MTJ の距離を最適にレイアウトすることで、ウエファー内広範囲に良好なチップが得られ

るプロセスを達成した。このウエファーでのオープン・ショートのないチップの歩留まり

は 38.5％を示し、量産に十分対応可能なレベルを達成した。 １．３．４ MRAM 回路技術

27

１．３．４．１ 高集積 MRAM 回路技術 高集積 MRAM としては、MTJ 素子のみでメモリーセルを構成するクロスポイント型が

有効であるが、読み出し時や書き込み時に選択メモリセル以外のセル群に電流が流れてしま

う（以下、これを漏れ電流と呼ぶ）ため、読み出し信号 S/N 比の劣化や、メモリセルの物

理的配置位置の違い、書き込まれるパターンの違いなどに起因して書き込み特性がばらつく

という問題がある。これらの課題に対し、平成１６年度に「階層ビット線構造」と呼ばれる

新たなコアアーキテクチャを採用した 1Mbit MRAM を試作し、メモリー動作を実証する事

で回路方式の有効性を確認した。さらに、動作電圧 1.5V、室温の条件下で 250ns のアクセ

ス時間を確認済みであり、最終目標値である「クロスポイント型でデータ読み出し時間とし

て 500 ナノ秒」を達成した。 平成１７年度は、クロスポイント型セルに対し高速性に訴求点を持つ選択トランジスタ型

セルにおける高集積 MRAM 回路技術を新たに開発した。 １．３．４．１．１ 磁化過程制御型 16MbitMRAM

MRAM においては、書き込み動作時の制約でアレイサイズの上限が決定されてしまい、

DRAM やフラッシュメモリーに対しセル占有率（全チップ面積に対するメモリーセルアレ

イ面積の割合）を高める事が困難であった。これは回路の安定動作のためには、電源電圧に

対し書き込み配線の配線抵抗と書き込み電流の積で決まる IR ドロップの値を小さく設定す

る必要があるためである。この課題に対し、平成１７年度は書き込み電流の半減化や、比抵

抗率が 1/2 程度の極めて低抵抗金属配線材料を導入するとほぼ等価な効果が期待できる

「Fork 型書き込み配線方式」を新たに開発した。本方式の特長は、アレイ中央部で隣接す

る複数の書き込み配線を短絡させる事にある。さらに、書き込み配線の両端に配置した書き

込み用スイッチ回路を適切に制御する事で、書き込み対象セルが接続された配線には所望の

書き込み電流を流すと共に、書き込み対象以外のセルが接続された複数の書き込み配線にも

電流を分岐して流す事で、書き込み配線の実効的な抵抗値を従来方式に比べ約 38%低減さ

せることが可能となる。これにより、一本の書き込み配線に接続可能なセル数を 2 倍まで拡

張する事で、従来に比べセルアレイサイズを 4 倍(X 方向、Y 方向それぞれ 2 倍の計 4 倍)まで拡大可能とした。本方式の採用により、16Mbit MRAM においては約 32%のチップサイ

ズ縮小を達成し、セル占有率としては 39.9%を実現している。これは従来方式の場合に比べ

約 10%高く、現在までに発表されている MRAM において世界最高値である。 １．３．４．１．２ トグル型 16MbitMRAM 高速なＭＲＡＭを要求するシステムにおいても、コスト削減の要求は強いので、0.24um

ルールＭＴＪを使った１Ｔ１Ｒ－トグルＭＲＡＭセルにおいても、チップ縮小のための要素

技術について検討した。メモリＬＳＩの面積は、セルサイズ、デコーダ等のアレイ回路がほ

とんどを占めるため、これらが小さく出来る回路技術の開発が必要である。 トグルセル用 16Mbit MRAM プロトタイプチップには２個の 16Mbit MRAM が搭載され

ており、２つはセルサイズが異なり、1.29μｍ２と 1.77μｍ２である。1.29μｍ２という面積は、

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大容量ＭＲＡＭチップに適用したメモリセルとしては、世界的に最高水準のものである。 1.29μｍ２トグルセル 16Mbit MRAM では、チップサイズを小さくする手法として、セル

の小面積化と共に書込み電流ドライバの片側化も実現している。トグルセルは、書込み電流

が片方向でよいという特徴を持っているが、片側化のためには、書込み用ビット線と読み出

し用ビット線とを分離する必要がある。フリースケール社のトグルセルＭＲＡＭはこの課題

に対して専用配線層を設けていた。我々はチップコストを考慮し、配線層を増やさずにこれ

を実現している。配線層を増やさずに書込みビット線を分離した場合、メモリセルの選択ト

ランジスタがソースフォロアの動作をして、選択トランジスタのバラツキが読み出し動作の

バラツキに影響を与える可能性があった。今回のチップでは読み出しワード線を両側からド

ライブすることによってその問題を回路設計上で回避している。これらの回路は問題なく動

作しており、回路動作として、アクセス時間 50ns 以下の目標を達成した。 書込みを低確率で失敗するメモリセルがあることが明確になってきたので、不良原因を調

べるのと並行して、ECC 回路の検討を行った。メモリーセルが増える分は仕方ないが、ECC回路自体は、ＭＲＡＭのチップサイズに影響を与えないレベル（約 0.1mm２）で実現できる

ことが仮想設計により明らかとなった。

１．３．４．２ 高速 MRAM 回路技術 高速読み出し性に遡及点を有す選択トランジスタ型 MRAM においては、平成 16 年度に

目標値である「50 ナノ秒以下」のアクセス時間を 4Mbit MRAM で達成した。平成１７年

度は 4 倍のメモリ容量を持つ 16Mbit MRAM においても同目標を達成するに必要な高速

MRAM 回路技術を開発した。 一般的に MRAM の読み出し速度の高速化には、メモリーセル抵抗と読み出しビット線抵

抗の合算抵抗と、読み出しビット線容量の積で決定される CR 時定数の低減が重要なポイン

トである。ところが素子の微細化やメモリ容量の増大に伴い、読み出しビット線抵抗と容量

は増加傾向にあるため、大容量化と読み出しスピードを両立させるのが困難になる。加えて

従来型の MRAM では、読み出し系と書き込み系のビット線を同一配線層で構成しているた

め、読み出しビット線には比較的大きな書き込み回路群の寄生容量が接続される事となり、

これが読み出し速度の劣化を引き起こす一因であった。平成１７年度に回路設計を行った

16Mbit MRAM においては、この書き込み系の寄生抵抗の低減に注目し、メモリセル部にて

「読み出し系」と「書き込み系」を分離する「Read/Write 分離型セル方式」を新たに開発

し搭載した。これは、従来型メモリセルの選択トランジスタのソース電極側を読み出し専用

ビット線（RBL：Read Bit-Line）、MTJ 接続配線を書き込み専用ビット線（WBL：Write Bit-Line）とする事が最大の特長である。これにより、不要な寄生容量の影響によるスピー

ド劣化を回避する事が可能となった。本方式を採用した 16Mbit MRAM において、1.8V、

室温の条件下にて 45.2ns ランダムサイクルでのアドレスアクセス時間を達成した。この値

は、目標である 50ns をクリアしている。

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１．３．５ ディスターブロバスト技術

MRAM のひとつの問題である誤書き込みの問題を解決するために、多少スイッチング電

流がばらついても誤書き込みが起きにくいディスターブロバスト技術の開発が必要である。

その方法として、磁化過程制御方式とトグル方式の開発を進めてきた。平成 17 年度の目標

はディスターブロバストセルの最適化設計を行い、その技術をデバイスで実証することにあ

った。デバイス実証の実績は１．３．７で述べる。ここでは最適化設計の実績を述べる。 １．３．５．１ 磁化過程制御方式

MTJ の平面形状を制御して磁化過程を制御する方式を開発してきたが、平成 16 年度まで

に、ある固有の形状とすることで書き込みマージンが広く半選択によるディスターブを受け

にくいアステロイド特性が実現することが分かり、基本的な MTJ 形状を決定した。平成 17年度は、この基本形状を改良し、大規模アレイに適用可能でかつ繰返し書込み特性に優れた

形状の開発に成功した。まず、MTJ の端部形状によって、容易軸方向のスイッチング磁界

が大きく変わることを見出した。この知見を元に、ベース形状が平行四辺形である propeller shape と呼ばれる形状を採用することで、反転磁界バラツキが小さくかつ書き込みマージン

が大きいアストロイド特性を得た。さらに MTJ 形状を改良することにより、C-S 遷移電流 IWLC-Sを制御して望ましい値にすることに成功した。C-S 遷移電流を容易軸からある程度離

すことが、スイッチング電流揺らぎによる誤書き込みを抑制する。この形状改良で同時に、

Hc が増大した。その結果、よりディスターブロバストなアストロイド特性となった。さら

にこの MTJ 形状は、ビットライン半選択熱擾乱に強いことが判明した。これらの改良でも

たらされた優位性をデバイスで実証することができた。実際の 512kb MRAM では完全良品

が取得でき、16Mb MRAM では半選択誤書き込みによる不良発生数を冗長セルで救済可能

な数以下に抑制できた。これらにより、Disturb Robust 性に対する磁化過程制御方式の有

効性を実証できた。 １．３．５．２ トグル方式 トグル方式では Ru 層を介して積層フェリ結合した 2 枚の磁性層のスピンフロップを利用

してスイッチングを行う。そのため書き込み電流の下限を決めるフロップ磁界、並びに、そ

の上限を決める飽和磁界を適切に設定する必要がある。平成 16 年度までに、5σ の分布を

見込んだ書き込みマージンを確保することが出来た。平成 17 年度は、この積層構造をさら

に改良し、独自の多層構造を開発した。この構造によりフロップ磁界の低減と、飽和磁界の

増大による書き込みマージン拡大の両立を実現することができた。

１．３．６ システム評価 １．３．６．１ パッケージ実装品での MRAM 信頼性評価

パッケージ実装工程での温度・応力に対する MRAM セルの耐性（データ保持特性）を確

30

認する事を目的に、4Kbit MRAM を用いて実装前後のセル特性を比較した。実装には 99pinの BGA(Ball Grid Array)のパッケージを使用した。パッケージ工程前後での CKBD パター

ンでのアステロイド特性を比較した結果、有意な特性変化は見られないことを確認した。こ

れより、パッケージ実装工程での過熱や応力に対し、MRAM セルは充分な耐性を持つと判

断できる。 一方、MRAM の信頼性評価項目として、データ保持特性に注目し評価を行った。サンプ

ルは上述した BGA パッケージ品であり、放置温度としては 85℃と 150℃の 2 条件を選択し

た。各温度に対し、1 日(24H)放置後と 5 日(120H)放置後の 4Kbit 全てのセルの抵抗変化を

ビット毎に追跡評価した。その結果、いずれの温度条件においても書き込みデータの反転と

いった所謂リテンション不良の発生は皆無で、データ保持特性には全く問題がないことがわ

かった。加えて、4Kbit 分のセル抵抗の平均値変動は 1%以下、抵抗バラツキは 0.03%以下

と極めて小さく、MRAM セルはフラッシュメモリーなどに比べ優れたデータ保持特性を有

していることを確認した。 １．３．６．２ ドライブレコーダ試作によるＭＲＡＭ動作実証

平成１７年度は、ＭＲＡＭチップを用いたシステム動作を目標とし、さらに実装状態での

信頼性評価からＭＲＡＭ特性へフィードバックを行った。 他の不揮発メモリにないＭＲＡＭの特徴は、書換え回数制限がないことである。この特徴

を活かすことが出来るドライブレコーダのデモシステムを製作した。ドライブレコーダは、

カメラからの画像を通常はＤＲＡＭで構成されるバッファメモリーに蓄積し、そのデータを

急ブレーキ、衝撃などのイベントを検出したときに、イベントの前後の数秒間をフラッシュ

メモリーに転送する。フラッシュメモリーのデータは事故事例やヒヤリハット事例として利

用される。 ヒヤリハットではなく事故の場合、そのショックによってシステム電源が落ちたときに、

バッファメモリーの内容が消失すると言う問題があった。バッファメモリーからフラッシュ

メモリーへの転送は数秒かかるので、衝突の瞬間の映像が残されない可能性があった。これ

を避けるためにフラッシュメモリーに直接書込みを行うとフラッシュメモリーの書換え制

限を直ぐに越えてしまう。フラッシュメモリーの書換え制限は、メモリーカードのように人

間が使う場合は、問題にならないが、機械にとっては１００万回という書換え制限は非常に

少ない数字である。 デモシステムでは、録画モード中は、カメラの画像をＭＲＡＭに随時上書きしていく。衝

撃センサを模した自動車型スイッチに模型の自動車が衝突すると衝突の検出の前後の約２

秒間がＭＲＡＭに保持される。再生モードではこの約４秒間の映像が繰り返し再生される。 デモシステムは、４個の４ＭｂＭＲＡＭとＣＣＤカメラ、ＮＴＳＣエンコーダ・デコーダ、

ＦＰＧＡ等からなり、ＦＰＧＡでＭＲＡＭを制御し、カメラからのデータを保存する。ＦＰ

ＧＡにはＤＳＰも接続され、圧縮画像を録画することも出来るが、今回はおこなっていない。

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デモシステムは、問題なく稼動し、ＭＲＡＭの書換え回数制限がないという特徴を一般に

広めるのに役に立っている。この活動の中で、実デバイスで実証された書換え回数制限がな

いメモリーＬＳＩは、ＭＲＡＭ以外にないということがあまり知られていないことが判明し

た。この特徴が浸透すれば、MRAM の市場が大きくなっていくことが期待できる。

１．３．７ デバイス実証 １．３．７．１ 磁化過程制御方式

平成１６年度までの進展を踏まえて、平成 17 年度は「メガビットレベルでのチップ完成

度向上」及び「16Mbit MRAM の動作実証」と目標にした。 前者目標に対しては、1 メガ個の MTJ を集積させた 512Kbit MRAM をモチーフに開発

を進めた。不良解析結果を次のロット試作にタイムリーにフィードバックする事でデバイス

完 成 度 を 高 め た 結 果 、 半 選 択 誤 書 き 込 み セ ル を ス ク リ ー ニ ン グ 可 能 な

Checker-Board(CKBD)テストパターンにて不良ビット「ゼロ」の完全良品チップを取得し

た。また、冗長救済判定にてリダンダンシー・イールドを算出した結果、最高で 55.8%の歩

留まり達成するウエハを得た。本ウエファーでは、全面にわたって良品チップが取得できて

おり、プロセス的にも安定していると言える。以上のように、目標どおりメガビットレベル

でのチップの完成度向上を達成できた。 一方、さらなる大容量 MRAM でのデバイス実証として「16Mbit MRAM の動作実証」を

目標とした。平成１７年度の試作と評価の結果、第一ロットにて 16Mbit MRAM のメモリ

動作を確認できた。現在までに、最良で CKBD テストパターンにて、1,569bit 不良のチッ

プを得ており、このチップでの動作ビット率は 99.991%に達している。なお、同一チップで

の SCAN パターンでの不良ビット数は 1,344bit であり、これから 225bit が半選択誤書き込

みによる不良発生数と言える。この不良数は、冗長セルで救済可能な数である。また、半選

択誤書き込みの発生率から算出した書き込みマージンは 4.2σ まで拡大できていることがわ

かった。以上のように、16Mbit MRAM での動作実証も目標どおり達成でき、Disturb Robust性に対する磁化過程制御方式の有効性も実証できた。

16Mb-プロトタイプサンプルのセルサイズは 1.30×1.44＝1.872μm2 を実現した。同一レ

イヤー間のオープン・ショート、異種レイヤー間のオープン・ショート、コンタクトチェー

ンイールド、フリンジサイズ等は TEG（Test Element Group）により事前に電気的に試験

し、最適なレイアウトを確認したうえで 16Mb-プロトタイプサンプルのセルサイズを決定

した。 １．３．７．２ トグル方式 平成１６年度までの進展を踏まえて、平成１７年度は、平成 16 年度に動作実証を行った

1Mbit-MRAM、および、4Mbit-MRAM の試作を継続し、完成度を向上させた。 ディスターブロバスト技術である独自の多層構造トグル方式を導入したセルを用いて、

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1Mbit-MRAM の完成度を向上させた。平成 16 年度は、配線電流による磁界が不足していた

ことより磁石でバイアス磁界を印加して動作検証を行ったが、高効率な「ヨーク付き書き込

み配線」技術を 1Mbit-MRAM に適用することにより、バイアス磁界なしで不良ビット 11bitの高歩留まりな動作を達成した。

また、上記多層構造トグルセルを用いて、4Mbit-MRAM に上記 1Mbit-MRAM のインテ

グレーション技術を適用し、4Mbit-MRAM の完成度もさらに向上させた。4Mbit 中の不良

ビットは 298bit であったが、これらの不良ビットのうち 281bit がウエファー上のゴミある

いはキズに起因する不良で、これらを除去した不良ビット数は 17bit であり、リダンダンシ

ーにより十分救済できるレベルの低不良率を達成した。 このように基本動作としては問題がほぼ解決したので、製品化への障壁が明確になってき

た。トグルセルには１／１０００程度の低確率で書込みを失敗するメモリーセルが存在する

ことがわかった。低確率ではあるが、ＥＣＣに頼るには確率が高すぎる。４Ｋｂ回路ＴＥＧ

で調査したところ、書込み電流波形の立ち上がり・立下り（ライズ・フォール）を緩めると

１００００回の試験でも落ちることはなくなった。４Ｍｂ／１６Ｍｂチップには、書込み電

流波形を調整する回路は搭載していないので、完全には確認できていないが、プロセスの改

善を行った上で電流波形を自在に調整できる書込み回路を準備すれば、ＥＣＣに頼らない良

品が得られるようになると考えられる。４Ｋｂ回路ＴＥＧを使って、１５０℃での読み書き

動作試験、１５０℃での７００時間の保持試験、室温での１０の１４乗回書込み疲労試験を

行ない、問題がないことも確認した。 16Mbit-MRAM チップでは、ＳＣＡＮパターンテストで９９％以上のビット歩留りが得ら

れ、回路上もプロセス上も基本的な問題がないことがわかった。磁性体ではない部分の回路

の寄生容量が、チェッカーボードパターンテストの動作マージンに悪影響を与えていること

がわかっており、レイアウトパターンを最適化することにより改善できる。１．２９μｍ２と

１．７７μｍ２の２つの面積の異なるセル間には、ビット歩留り差はみられず、磁性体の製造

技術を向上させればさらにセルサイズを縮小できる可能性がる。 4Mbit-MRAM プロトタイプウエファーには４入出力多数決チップが搭載されている。この

チップは、内部入出力を４つにグルーピングし、それぞれの中で多数決をとることによって、

書込みの失敗ビットがあっても、外部からは良品に見えるようにするための回路である。外

部から見えるメモリ容量は１／４の１Ｍｂとなるが、全ビット良品が得られており、電圧マ

ージンもあるていど確保できている。低確率の書きこみ不良の根本対策が出来れば、ＭＲＡ

Ｍの製品化にかなり近づくことを示唆している。

33

２ 研究開発項目毎の成果

２．１ 高品質 MTJ 技術

MTJ の特性は MRAM の性能を支配する。スイッチング磁界のばらつきの低減に関しては、

以下の開発を行った。すなわち、電子ビーム（EB）露光による MTJ パターンの精密形成から

導き出された、パターン短部磁化がばらつきにくい形状を基本とし、フリー層材料の構成、磁

歪の高精度な調整を行った。その結果、スイッチング磁界ばらつきの標準偏差が 2.93％の MTJの実現に成功し、目標の 5％以下を達成した。図２－１－１は８インチウエファー面内（上半

面）でのスイッチング磁界特性を示す。フリー層材料によりスイッチングばらつきが異なり、

材料を最適化することでばらつきを低減することができ、目標の 5％以下を達成した。 MTJ の高耐熱化に関しては、平成 16 年度に、高耐熱な反強磁性材料である PtMn を適用し

た MTJ を開発し、PtMn 組成の最適化ならびに下電極層を含めた MTJ 全体の平滑化を推進

した。さらに、トンネルバリアより上の層ではフリー層とキャップ層との拡散による劣化を抑

制した。以上により、平成 16 年度にトンネルバリア抵抗では 350℃の耐熱性を実現していた。

平成１７年度は、トンネルバリア作製条件を最適化した。その結果、350℃の熱処理でも MR比の劣化の無い MTJ の実現に至った。図２－１－２にバリア作製条件を変えたときの、MR比の熱処理温度依存性を示す。MR 比の熱処理温度依存性はバリア作製条件に強く依存し、作

製条件の最適化により、350℃での熱処理でも MR 比の劣化しない MTJ を実現した。 平成１７年度はさらに、キャップ層材料に改善を加えることにより、MTJ の MR 比を向上

させた。MR 比は１６年度までの開発で、動作電圧印加時で 30％を実現していたが、新開発

の NiFeZr 非磁性合金キャップ層を用いることで、36.5％にまで向上させることができた。図

２－１－３は従来の AlO キャップを用いた MTJ と、新開発の NiFeZr キャップを用いた MTJの MR 比のバイアス特性を示す。動作電圧である－0.4V での比較で、従来 30％程度であった

MR 比は、新構造により 36.5％に増大した。さらにまた、アルミナバリアを上回る高 MR 化

が可能な MgO バリアを用いることで、MR 比は 70％（動作電圧で 42％）に向上した。一方、

MTJ 素子のアレイ内の抵抗ばらつきは、平成１６年度に目標値である 4.5％を達成する 2.9％を実現していた。平成１７年度に、MTJ 加工時のダメージを抑制した新 SiO2ハードマスクプ

ロセスを開発することで、0.83％の大幅なばらつき低減を実現した。図２－１－４はアレイ内

抵抗ばらつきのウエハ面内分布を示す。新開発の SiO2 ハードマスクプロセスにより、抵抗ば

らつきは大幅に改善された。以上の高 MR 化、低ばらつき化はメガビットクラスの MRAM の

「0」「1」読み出しマージンを拡大し、読み出し安定性、歩留まりの向上に貢献する成果であ

る。 トンネルバリアの信頼性評価として、Time Dependent Dielectric Breakdown (TDDB)評価

によるバリア寿命の見積もりを行った。図２－１－５に TDDB による寿命見積り結果を示す。

動作電圧状態である－0.4V 印加状態で、16M ビット換算で 10 年以上の寿命があることを確

認した。

34

フリー層材料A

フリー層材料C

フリー層材料B

σSW=4.67%

σSW=4.06%

σSW=2.93%

図２－１－１ スイッチング磁界ばらつき

0

5

10

15

20

25

30

225 250 275 300 325 350 375

Annealing Temp [℃]

MR

[%]

Ox Time-350" Ox Time-260" Ox Time-230" Ox Time-200"REF(w/o NiFeZr)

350℃アニールしてもMR比の劣化なし

ﾊﾞﾘｱ作製条件Aﾊﾞﾘｱ作製条件Bﾊﾞﾘｱ作製条件Cﾊﾞﾘｱ作製条件D従来条件

図２－１－２ MR 比の熱処理温度依存性

0

10

20

30

40

50

60

-1 -0.5 0 0.5 1

MR

ratio

( %

)

Bias voltage (V)

AlOx cap

ZrNiFe capMR=36.5%@-400mV

図２－１－３ MR 比のバイアス特性

35

ショット内抵抗バラツキσ：0.83%ショット内抵抗バラツキσ：1.83%2.2% 1.5% 3.9% 1.8%

2.5% 1.5% 1.7% 1.8% 1.8% 1.5%

2.3% 1.7% 1.4% 2.0% 2.2% 1.5% 1.7%

2.9% 1.3% 2.2% 2.1% 1.7% 2.3% 1.5% 1.8%

1.2% 1.9% 1.9% 2.1% 2.1% 2.0% 1.7% 1.9%

1.5% 1.1% 1.8% 1.6% 1.8% 1.5% 1.6%

2.8% 1.3% 1.4% 1.9% 1.5% 1.7%

1.7% 1.8% 1.6% 1.6%

2.2% 1.5% 3.9% 1.8%

2.5% 1.5% 1.7% 1.8% 1.8% 1.5%

2.3% 1.7% 1.4% 2.0% 2.2% 1.5% 1.7%

2.9% 1.3% 2.2% 2.1% 1.7% 2.3% 1.5% 1.8%

1.2% 1.9% 1.9% 2.1% 2.1% 2.0% 1.7% 1.9%

1.5% 1.1% 1.8% 1.6% 1.8% 1.5% 1.6%

2.8% 1.3% 1.4% 1.9% 1.5% 1.7%

1.7% 1.8% 1.6% 1.6%

0.9% 0.7% 0.5% 0.7%

1.1% 0.6% 1.2% 1.0% 1.3% 0.7%

0.9% 0.9% 0.8% 0.9% 0.8% 0.3% 0.9% 0.9%

0.6% 1.0% 0.6% 1.0% 0.7% 0.5% 0.7% 0.9%

0.8% 0.6% 0.6% 1.4% 0.8% 1.0% 0.9% 0.9%

1.4% 0.6% 0.8% 0.8% 0.9% 0.9% 0.8% 0.8%

1.0% 0.7% 0.8% 0.9% 0.9%

0.7% 0.8% 0.8% 1.1%

0.9% 0.7% 0.5% 0.7%

1.1% 0.6% 1.2% 1.0% 1.3% 0.7%

0.9% 0.9% 0.8% 0.9% 0.8% 0.3% 0.9% 0.9%

0.6% 1.0% 0.6% 1.0% 0.7% 0.5% 0.7% 0.9%

0.8% 0.6% 0.6% 1.4% 0.8% 1.0% 0.9% 0.9%

1.4% 0.6% 0.8% 0.8% 0.9% 0.9% 0.8% 0.8%

1.0% 0.7% 0.8% 0.9% 0.9%

0.7% 0.8% 0.8% 1.1%

従来プロセスTaハードマスク

新プロセスSiO2ハードマスク

図２－１－４ アレイ内抵抗ばらつきのウエファー面内分布

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6Voltage /V

TDDB測定結果

10年寿命

動作

電圧

100

105

1010

1015

1020

1025

1030

1035

Tim

e to

failu

re /

sec

動作電圧状態で＞10年の寿命

16Mbit換算

図２－１－５ TDDB による寿命見積り

36

２．２ 書き込み電流低減化技術： 平成 15 年度には、ヨーク配線形成プロセスの要素技術を構築した。Cu 配線を用いたダマ

シン技術などを駆使するとともに、ヨーク形成技術を高度化して、微細なヨーク付き書き込

み配線技術を構築した。アストロイド特性を見ると、ビット線、ワード線それぞれに流す電

流 4mA で反転しきい値を越えており、従来に比べて２倍以上の低電流化を実現した。 平成 16 年度には、ヨーク配線技術の集積化プロセスとの融合を図り、1Kbit アレイでの良

品取得を実現した。詳しく言うと、ヨーク配線を組み込んだ 1kbit アレイで 100%チェッカー

動作アレイを実現した。性能的にもヨークのない場合の 2 倍以上の電流－磁界変換効率を達

成した。 平成 17 年度はさらに大規模なアレイにヨークを適用するための、集積化プロセスの改良を

行った。開発要素としては主に、NiFe ヨーク膜の形成プロセス、バリアメタルの形成プロセ

ス、Al などの配線をエッチングするプロセス、Via コンタクト形成、の４点がある。これら

のプロセスを改良し条件を最適化した。 集積化プロセス改良の一例を以下に記す。下部書き込み配線の溝開口まではサイト(c)で試

作し、サイト(a)にウエハを移送してヨーク配線以降を試作する。その際、下部書き込み配線

の下の Cu 配線とはデュアルダマシン構造で接続すると、ヨーク配線がその微細な Via に形

成できないことが懸念されたため、①NiFe ヨークの薄膜化（30nm→20nm）、②コンタク

ト径拡大、③下部書き込み配線幅拡大、で対応した。②③はサイト(c)での開発項目となった。

特に②はリソグラフィー・マージンを保持しつつ良好なコンタクトテーパ形状を実現する必

要があった。Via コンタクトチェーンを測定したところ、NiFe ヨークの上記対策でチェーン

歩留まりの劣化は見られないことを確認できた。図２－２－１に、複数のデザインの異なる

Via コンタクトの測定結果を示す。対策前に比べて対策後の方が Via コンタクトの抵抗値が

減少し、微細な Via を問題なく形成できたことを示している。さらに平行して、シングルダ

マシン構造のプロセス立ち上げもサイト(c)で検討した。 図２－２－２にヨーク配線作製過程途中での断面 SEM 観察の例を示す。今年度設備導入

した高分解能 SEM 観察装置で観察したものである。Al 配線をバリアメタルと NiFe ヨーク

が覆っている様子がよく分かり、プロセス開発に非常に役立った。 結果として、1Mbit アレイでのリダンダンシー良品相当の取得を実現した。まず、1M 個

の MTJ を搭載した磁化過程制御型 512kb アレイのワードライン(WL)とビットライン(BL)の両方にヨーク配線を適用した結果を示す。図２－２－３にあるウエファーの

Checker-Borad(CKBD)テストによる Fail-bit Map を示す。このウエハ内の 52 チップでは、

不良ビット数の最も少ないチップで 15bit 不良であった。これは４－６－１で後述するリダ

ンダンシー良品に相当する。このウエハのリダンダンシー良品率は 15.4%と、複雑な WL と

BL の両ヨークプロセスを経ているにも拘わらず、ある程度の良品率が得られた。集積化プロ

セスの進歩を示している。

37

さらに、ビットラインにのみヨーク配線を適用した磁化過程制御型 512kb アレイの結果を

述べる。実験結果は、２．６．１項と図２－６－１－２に示す。ビットラインにのみヨーク

配線を適用した場合は、不良ビットゼロの完全良品が得られ、ビットラインヨークプロセス

の完成度の高さを示している。すなわち、1Mbit レベルですべてのセルが正常に動作するよ

うバラツキのない形成技術を確立できた。 次に、さらに大規模な 16Mb アレイにヨークを適用し、かつ低電流化を図った実験結果を

述べる。磁化過程制御型 16Mb アレイである。図２－２－４に 16Mb チップの CKBD テス

トによる Fail-bit Map を示す。最適書込み電流が、ビットラインに IBL=5.2 mA, ワードライ

ンに IWL=5.5 mA と小さな値であった。２．４．1 項で後述するように、この 16Mb アレイ

ではセル占有率を向上することを目指しているため、書き込み電流に制限がある。その制限

値よりも十分に低い電流で、良好な動作特性が得られた。CKBD test による不良ビットは

5730bit でありビット動作率として 99.966%が得られた。SCAN test による不良ビット数が

5161bit であるから、純粋なディスターブによる不良は 569bit と少ない。6mA 未満に低電流

化してもディスターブロバストであることが示された。 その後さらに集積化プロセスの改良を行った結果、ビットラインに IBL=3.9 mA, ワードラ

インに IWL=4.5 mA と小さな書き込み電流でありながら、CKBD test によるビット動作率と

して 99.991%の高い動作率が得られた。同一チップでの SCAN パターンでの不良ビット数は

1,344bit であり、これから 225bit が半選択誤書き込みによる不良発生数と言える。この不良

数は、冗長セルで救済可能な数である。この結果は、後の ２．５ デバイス実証、図２－５

－１－４で述べる。 書込み電流低減には、層間絶縁膜の薄膜化によって書込み配線と MTJ を近付けることが有

効である。平成 17 年度に種々のプロセス改良を行い、層間絶縁膜を 50nm 以下に薄膜化しか

つ 1 kb アレイを全ビット動作させることに成功した。図２－２－５にはその 1 kb アレイの

CKBD test の shmoo プロットを示したが、図２－２－６に示した程度まで層間絶縁膜を薄膜

化しても、CKBD test で全ビット動作を実現した。 これら大規模アレイ用ヨーク配線技術を開発する一方で、極限まで電流を低減する要素技

術の開発を行った。ヨーク付書き込み配線と MTJ とを極限まで近付ける実験を行った。図２

－２－７に、MR カーブを示す。(a)～(c)の各図には 34 個の TEG の MR カーブが重ね書き

されている。この実験は、MTJ 下の M3 配線に電流を流して容易軸方向の磁界を発生して微

細 MTJ をスイッチングさせて行った。MTJ 形状は、幅 0.32μm, アスペクト比 1.5 の長方形

である。M3 にヨークを適用し、かつ M3-MTJ 間距離を 30nm まで近付けた(c)では、平均

0.56mA の電流でスイッチングが起きている。(a)のヨークを適用しない場合に比べて(c)はス

イッチング電流が 1/2 以下になっている。(b)は層間絶縁膜を 50nm まで薄膜化した場合の特

性を示している。(c)では、(b)よりもさらに M3-MTJ 間距離を近付けた結果、スイッチング

電流が低下した。(c)から0.24μm幅MTJのスイッチング電流を推定すると1mA以下である。

38

本開発の目標であった、0.24μm 幅の MTJ の場合に 2mA 以下の書込み電流、は要素技術と

して達成された。この技術を 16Mb など大規模アレイへ適用するには、ショートの確率を 10-7

まで低減するためのマスク修正や集積化プロセスの改良が必要であり、今後の課題である。 平成１７年度は更に、磁化反転に必要な反転電流を低減する方法として、スピン注入によ

る磁化反転アシストを検討した。図２－２－８に MTJ 素子保磁力 Hc のスピン注入電流依存

性を示す。電流の絶対値を増加させることに伴い Hc が系統的に減少している。スピン注入

効果は、ピン層からフリー層に対して電流を通電する場合のほうが、逆向きの電流通電の場

合よりスピン注入効率が大きいことが知られている。したがって、図２－２－８の結果は、

スピン注入効率の特徴を持っている。さらに、図２－２－８からスピン注入電流が I>0.13mＡまたは I<-0.24mA の場合に、ゼロ電流時の保磁力 44Oe に対し 10%減の値 39.6Oe 以下に

なることがわかる。すなわち、スピン注入電流を適切に設定することにより、反転電流を 10%以上低減できることが示された。

0

1

2

3

4

5

6

7

対策後 対策前

Via

コン

タク

トの

抵抗

値 (Ω

)

図２－２－１ Via コンタクトチェーンの測定結果：種々のデザインの異なる Via について

色を変えて示している

39

図２－２－２ ヨーク配線の断面 SEM 観察

PASSPASS PASSPASS PASSPASS

PASSPASSPASSPASS

PASSPASS：仮想：仮想R/DR/D良品良品PASSPASS：仮想：仮想R/DR/D良品良品PASSPASS

PASSPASS

PASSPASS

：Open/short FAIL： CKBD FAIL：Open/short FAIL： CKBD FAIL

図２－２－３ WL と BL の両方にヨーク配線を適用したウエファーでの Fail-bit Map

40

5,730bit FAIL5,730bit FAIL

Vdd=1.8V,R.T, CKBD, ×16 Asynchronous-SRAM Operation w/ Byte Controlled Write

マージン性カラム不良マージン性カラム不良特

定ブ

ロッ

クで

の特

定ブ

ロッ

クで

のア

レイ

端不

良ア

レイ

端不

良

IBL=5.2mAIBL=5.2mAIWL=5.5mAIWL=5.5mA

5,730bit FAIL5,730bit FAIL

Vdd=1.8V,R.T, CKBD, ×16 Asynchronous-SRAM Operation w/ Byte Controlled Write

マージン性カラム不良マージン性カラム不良特

定ブ

ロッ

クで

の特

定ブ

ロッ

クで

のア

レイ

端不

良ア

レイ

端不

良特

定ブ

ロッ

クで

の特

定ブ

ロッ

クで

のア

レイ

端不

良ア

レイ

端不

良

IBL=5.2mAIBL=5.2mAIWL=5.5mAIWL=5.5mA

図２－２－４ 16Mb アレイの WL と BL の両方にヨーク配線を適用したウエファーでの

Fail-bit Map

41

1Kbアレイで全ビット動作を確認

VBL

8.4

7.6

6.7

5.9

5.0

4.1

3.3

2.5

1.8

1.1

1.1 2.0 3.1 4.4 5.8 7.2 8.7 10.2 11.6 13.1 1

VWL

100%Pass領域

1Kbアレイで全ビット動作を確認

VBL

8.4

7.6

6.7

5.9

5.0

4.1

3.3

2.5

1.8

1.1

1.1 2.0 3.1 4.4 5.8 7.2 8.7 10.2 11.6 13.1 1

VWL

100%Pass領域

図２－２－５ 層間絶縁膜を薄膜化した 1kb アレイの CKBD test による shmoo plot。

Word line側絶縁膜の厚さ 50nm以下 を達成

Word line

絶縁膜42nm

Bit line

絶縁膜80nm

25nm

Yoke

Word line側絶縁膜の厚さ 50nm以下 を達成

Word line

絶縁膜42nm

Bit line

絶縁膜80nm

25nm

Yoke

図２－２－６ 層間絶縁膜を薄膜化した素子の断面 TEM 像

42

図２－２－７ M3 ヨーク配線と MTJ を近付けて電流低減を図ったセルの MR 特性

0

10

20

30

40

50

60

-0.006 -0.003 0 0.003 0.006

アシスト電流 (A)

Hc

(Oe)

10％低減

0

10

20

30

40

50

60

-0.006 -0.003 0 0.003 0.006

アシスト電流 (A)

Hc

(Oe)

10％低減

図２－２－８ 保磁力のスピン注入電流依存性

(a) M3: Cu M3-MTJ: 30nm

(b) M3: Cu-yoke M3-MTJ: 80nm

(c) M3: Cu-yoke M3-MTJ: 30nm

c h i p _ y 1

0

0 . 1

0 . 2

0 . 3

0 . 4

0 . 5

- 1 5 - 1 0 - 5 0 5 1 0 1 5

I x [ m A ]

MR

Rat

io

c h i p _ y 1

0

0 . 1

0 . 2

0 . 3

0 . 4

0 . 5

- 1 5 - 1 0 - 5 0 5 1 0 1 5

I x [ m A ]

MR

Rat

io

c h i p _ y 1

0

0 . 1

0 . 2

0 . 3

0 . 4

0 . 5

- 1 5 - 1 0 - 5 0 5 1 0 1 5

I x [ m A ]

MR

Rat

io

-15 -10 -5 0 5 10 15 Ix (mA)

43

２．３ 集積化プロセス技術 平成 16 年度に、MTJ のパッシベーション膜を改善することで接合分離端部からのダメージ

を低減しツインセル 512Kbit（素子数１M 個）でショート、オープン系の物理不良のないチ

ップを取得し「１M あたり５個以下の物理不良」とする目標を達成した。平成１７年度は、

イオンビームによる MTJ 接合分離エッチング時間を最適化すること、下部電極と MTJ の距

離を最適にレイアウトすることで、図２－３－１に示すようにウエファー内広範囲に良好な

チップが得られるプロセスを確立した。このウエファーでのオープン・ショートのないチッ

プの歩留まりは 38.5％を示し、量産に十分対応可能なレベルを達成している。 LSI プロセス全体の中での MRAM プロセスを考えると、MRAM の磁性体プロセスは LSI

プロセスの配線工程の一部に導入される必要がある。従って、磁性体プロセスを経たウエフ

ァーを LSI プロセスへ戻すために必要な汚染除去技術は、MRAM の量産化の点では非常に重

要である。LSI プロセス工程にとって磁性体は汚染物質であり、半導体素子の特性を大きく劣

化させると考えられる。汚染除去のためには、磁性プロセスを経た後のウエハの状態を調べ、

適切な除去プロセスを構築しなければならない。MRAM 集積化プロセスの開発と平行して、

汚染除去方法の調査を行い、ウェット洗浄による除去プロセスを構築した。洗浄方法の最適

化により、表４－３－１に示すように MRAM に用いられる新規材料、Ni、Co、Fe、Al、Pt、Mn を悪影響のない濃度(5×1010個／cm2以下)まで低減できることを確認した。

open/short無しのchipopen/short無しのchip

1Mb array

open/short無しのchip歩留まり=38.5%に向上

MTJ断面TEM観察写真

図２－３－１ ウエファー内でのオープン／ショート

44

表２－３－１ 汚染除去プロセスによる各元素の残留量評価結果

試料名 Al Mn Co Ni Ru Fe Pt Ta

No.18(ﾒﾀﾙ成膜前のﾘﾌｧﾚﾝｽ) 3.4E+10 3.7E+09 9.5E+08 <3E+09 <4E+08 1.1E+10 <2E+08 1.0E+08

No.13(ｳｪﾊ表面に金属膜を成膜直後) 3.1E+11 3.2E+09 2.9E+10 5.4E+10 4.4E+09 1.3E+10 1.7E+09 4.4E+11

No.14(HF:49%で裏面の金属汚染ｴｯﾁﾝｸﾞ後)

6.2E+10 4.2E+09 5.1E+08 <3E+09 <4E+08 4.3E+09 <2E+08 3.6E+08

定量下限 1E+09 3E+09 3E+08 3E+09 4E+08 3E+09 2E+08 1E+08

試料名 Al Mn Co Ni Ru Fe Pt Ta

No.18(ﾒﾀﾙ成膜前のﾘﾌｧﾚﾝｽ) 3.4E+10 3.7E+09 9.5E+08 <3E+09 <4E+08 1.1E+10 <2E+08 1.0E+08

No.13(ｳｪﾊ表面に金属膜を成膜直後) 3.1E+11 3.2E+09 2.9E+10 5.4E+10 4.4E+09 1.3E+10 1.7E+09 4.4E+11

No.14(HF:49%で裏面の金属汚染ｴｯﾁﾝｸﾞ後)

6.2E+10 4.2E+09 5.1E+08 <3E+09 <4E+08 4.3E+09 <2E+08 3.6E+08

定量下限 1E+09 3E+09 3E+08 3E+09 4E+08 3E+09 2E+08 1E+08

45

２．４ MRAM 回路技術 ２．４．１ 高集積 MRAM 回路技術：

平成 16 年度に最終目標である「クロスポイント型セルにてアクセス時間 500 ナノ秒」を

達成済みである。平成１７年度は、クロスポイント型セルに対し高速性に訴求点を持つ「選

択トランジスタ型セル」における高集積 MRAM 回路技術を新たに開発した。 ２．４．１．１ 磁化過程制御型 16MbitMRAM

一般的に、メモリーにおいてはセル占有率（全チップ面積に対するメモリーセルアレイ面

積の割合）が高集積性に対する指標と言われている。揮発性高集積メモリーの代表格である

DRAM のセル占有率は約 60%程度であるのに対し、不揮発性高集積メモリーである NAND型フラッシュメモリーでは約 70%以上と DRAM 以上に高いのが特徴である。一方、今まで

に発表された MRAM におけるセル占有率（CE：Cell Efficiency）は表２－４－１－１－１

にまとめたように、最大でも 30%程度と低いレベルに留まっている。この差は、メモリーア

レイサイズの大きさ、換言すればメモリーセルアレイの分割数に起因する。DRAM や NANDフラッシュに比べ、MRAM においては書き込み配線あたり mA オーダーと比較的大きな電

流を流す必要がある事から、書き込み配線の配線抵抗と書き込み電流値による IR ドロップが

生ずる。この IR ドロップが電源電圧以上になると書き込みが不能となることから、メモリー

アレイサイズを小さくし（すなわち、セルアレイの分割数を多くする）、実効的な R を抑制

する必要がある。あるいは、電源電圧を高く保つ事でメモリーアレイサイズを大きくする事

も可能であるが、モバイル用途を視野に入れた低電源電圧化をターゲットとすると、MRAMにおける最大の課題すべき問題と言える。 平成１７年度は上記課題に対し、回路的工夫により書き込み配線の実効的な配線抵抗を低

減可能な新方式（Fork 型書き込み配線方式）を開発した。図２－４－１―１－１に概念図を

示す。本図は、書き込み配線とメモリーセルの関係を模式的に示したものであり、図中の左

側が従来型である。一次元方向に集積配置された複数のメモリーセルに対し一本の書き込み

配線が接続され、特定の書き込み配線（配線抵抗を R とする）の両端に配置した電源間のス

イッチ回路を選択的に導通制御する事で書き込みを行う。これに対し、図中の右側に示した

新方式では、アレイ中央部で複数の書き込み配線を短絡させるのが最大の特徴である。本図

では 4 本の書き込み配線を短絡した例を示している。書き込み対象セルを含む書き込み配線

の左端のスイッチと、お互いに接続した 4 本の書き込み配線の右端にスイッチを導通制御す

る事で所望の書き込み電流を流す事が可能となる。加えて、本例の場合、書き込み配線の配

線抵抗は図中に示したように 5/8×R と 37.5%まで低減可能となるため、書き込み電流値を一

定とした場合、一本の書き込み線に接続可能なセル数を約 2 倍にまで拡張可能となる。図２

－４－１－１－２には、回路シミュレーションにより求めたメモリーアレイサイズと電源電

圧（Vdd）の関係を示した。携帯電話等に代表されるモバイル用途に対応する 1.8V 系の電源

46

電圧では、最小動作可能電源電圧として 1.65V が規定されており、この境界条件下において

は、従来方式では 64Kbit アレイが限界であるのに対し、新方式ではその 4 倍の 256Kbit アレイでの安定動作が可能な事を意味している。なお、本検討の際の最大書き込み電流設定値

は約 6mA を仮定している。 以上のように新方式（Fork 型書き込み配線方式）では、書き込み配線の実効的な配線抵抗

を約 38%低減させ、その結果一本の書き込み配線に接続可能なセル数を 2 倍まで拡張する事

で従来に比べセルアレイサイズを 4 倍(X 方向で 2 倍、Y 方向で 2 倍の計４倍)まで拡大可能

とした。これによりセルアレイ分割数を従来方式に対し 1/4 とし、16Mbit MRAM において

39.9%の世界最高のセル占有率を実現した。

表２－４－１－１ 発表済みの MRAM の比較表

CE: Cell efficiency

Year Capa. VDD Access CE2000 1kb 2.5V 3ns IBM @ISSCC2001 256kb 3.0V 35ns 15.5% Motorola @ISSCC2002 1Mb 3.0V 50ns 30.2% Motorola @VLSI2004 4Mb 1.8/3.3V 25ns 22.9% Motorola @ISSCC2004 16Mb 2.5V 30-40ns 30.1% Infineon/IBM @VLSI

Selected MTJ

(b) 4 tine FORK(a) Conventional

R

R/2

R/2

R/2

R/2

R/2

Effective wiring resistance: R R/2+R/2/4=(5/8)·RR R/2+R/2/4=(5/8)·R

37.5% reduction, ‘n’=256 51237.5% reduction, ‘n’=256 512

図２－４－１－１－１ 新方式（Fork 型書き込み配線方式）概念とその効果

47

図２－４－１－１－２ Fork 型書き込み配線方式によるアレイ拡大効果

２－４－１－２．トグル型 16MbitMRAM 図２－４－１－２－１にチップ写真と各サブチップの役割を示す。トグルセル用

16MbMRAM プロトタイプチップには１６MbMRAM が 2 個搭載されており、２つはセルサ

イズが異なり、1.29μm2と 1.77μm2である。 1.29μm2トグルセル 16MbMRAM では、チップサイズを小さくする手法として、セルの

小面積化と共に図２－４－１－２－２に示すように書込み電流ドライバの片側化も実現して

いる。トグルセルは、書込み電流が片方向でよいという特徴を持っているが、片側化のため

には、書込み用ビット線と読み出し用ビット線とを分離する必要がある。この場合、メモリ

ーセルの選択トランジスタがソースフォロアの動作をして、選択トランジスタのバラツキが

読み出し動作のバラツキに影響を与える可能性があったが、読み出しワード線を両側からド

ライブすることによってその問題を回路設計上で回避している。これらの回路は問題なく動

作しており、図２－４－１－２－３に SHMOO プロットを示すように１００％のビットパス

は実現していないが、回路動作として、アクセス時間 50ns 以下の目標を達成した。

48

ﾌﾟﾛｾｽ： 0.13umCMOS + 0.24umMRAM 電源電圧： 外部1.8V/内部1.2V16M構成： COSMORAM互換 (擬似SRAM)ｱｸｾｽ時間: 55ns ﾊﾞｰｽﾄ： 54MHz、ﾚｲﾃﾝｼ3

大セル1.64umx1.08um

ﾄｸﾞﾙ/ｺﾝﾍﾞﾝｼｮﾅﾙ兼用

16MbMRAM

8.7mmｘ11.9mm

ﾌﾟﾛｾｽTEG

小セル

ﾄｸﾞﾙ専用

16MbMRAM

2T1R回路TEG

1T1R回路TEG

21.5mm

21.9

mm

5mmx5mm

5mmx5mm7.8mmｘ10.0mm

1.32umx0.98um

回路TEG

回路TEG

図２－４－１－２－１ 16Mbit-MRAM チップ写真と各サブチップの役割

49

小セルＢＬをＲＢＬ（読出し用）とＷＢＬ（書込み用）に分けている大セル

セルアレイ

書込み電流セレクタ

書込み電流セレクタ

書込み電流セレクタ

読出しＷＬドライバ

セルアレイ

書込み電流セレクタ

書込み電流セレクタ

読出しＷＬドライバ

読出しＷＬドライバ

RWL

WWLB

L RWL

WWL

WB

L

RB

L

図２－４－１－２－２ 各方式のセルアレイ比較とセル等価回路図

2.200V 100 100 100 100 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7

2.150V 100 100 100 100 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7

2.100V 100 100 100 100 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7

2.050V 100 100 100 100 0.8 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7 0.7

2.000V 100 100 100 100 1.6 0.8 0.7 0.7 0.7 0.7 0.7 0.8 0.7 0.8 0.7 0.8 0.7 0.7 0.7 0.8

1.950V 100 100 100 100 9.2 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8 0.8

1.900V 100 100 100 100 42 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9 0.9

1.850V 100 100 100 100 86 1.4 1.3 1.4 1.4 1.4 1.3 1.4 1.4 1.3 1.4 1.4 1.3 1.4 1.3 1.4

1.800V 100 100 100 100 100 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5 3.5

1.750V 100 100 100 100 100 12 12 12 12 13 13 13 13 13 13 11 11 13 11 11

1.700V 100 100 100 100 100 92 29 29 29 29 29 29 29 29 29 29 29 29 29 29

1.650V 100 100 100 100 100 100 64 57 57 58 57 57 57 57 57 57 57 57 57 57

1.600V 100 100 100 100 100 100 99 83 83 84 83 83 83 83 83 83 83 83 83 83

40.NS 45.NS 50.NS 55.NS 60.NS 65.NS 70.NS 75.NS 80.NS 85.NS

/CE1

Add.

DQ Qout

STRB

tRC

2ns -2ns

/OE

xxx

Sup

ply

Vol

tage

99% PASS

Access: 48ns

STRB

不良セルを除いての回路評価

図２－４－１－２－３ 16Mbit-MRAM のアクセス SHMOO

50

２．４．２ 高速 MRAM 回路技術 高速アクセス性を遡及点として開発を行ったトランジスタ型メモリーセルを持つ MRAM

においては、平成 16 年度に目標値である「50 ナノ秒以下」のアクセス時間を 4Mbit MRAMで達成済みである。平成１７年度は、16Mbit MRAM においても同目標を達成した。 一般的に MRAM の読み出し速度の高速化には、メモリーセル抵抗と読み出しビット線抵

抗の合算抵抗と、読み出しビット線容量の積で決定される CR 時定数の低減が重要なポイン

トである。ところが素子の微細化やメモリー容量の増大に伴い、読み出しビット線抵抗と容

量は増加傾向にあるため、大容量化と読み出しスピードを両立させるのが困難になる。加え

て従来型の MRAM では、読み出し系と書き込み系のビット線を同一配線層で構成している

ため、読み出しビット線には比較的大きな書き込み回路群の寄生容量が接続される事となり、

これが読み出し速度の劣化を引き起こす一因であった。平成１７年度に回路設計を行った

16Mbit MRAM においては、この書き込み系の寄生抵抗の低減に注目し、「Read/Write 分離

型セル方式」を新たに開発し搭載した。 図２－４－２－１には、その等価回路図を従来型と比較して示した。従来型では、MTJ に

接続された配線を読み出し時にも書き込み時にもビット線（BL：Bit-Line）として使用して

いた。すなわち、読み出し時には MTJ に接続されたビット線を経由してセンスアンプで信号

を読み出し、一方書き込み時には本配線に電流を流す事でセルへのアクセスを実現していた。

この場合、上述したように、ビット線の両端には比較的大きな書き込み電流を駆動するため

のサイズの大きな電流源（Current Driver）を配置する必要があり、これによる寄生容量の

増大がアクセス速度劣化の一因となっていた。そこで、メモリーセルの選択トランジスタの

ソース電極側を読み出し専用ビット線（RBL：Read Bit-Line）、MTJ 接続配線を書き込み専

用ビット線（WBL：Write Bit-Line）とする「Read/Write 分離型セル方式」を採用した。こ

れにより、読み出し時には電流源を介して書き込みビット線を接地電位へ固定する事で、電

流源の寄生容量を見えなくする事で高速化が可能である。なお、本方式を採用しても、従来

型に比べ新たな配線層の導入やエリアペナルティーは一切発生しない。これは、従来型にお

ける共通接地ソース線を読み出しビット線へ流用した事による。 図２－４－２－２は、16Mbit MRAM でのアクセス時間の電源電圧依存性を測定した結果

である。評価した速度は、ランダムサイクルでのアドレスアクセス時間（tAAC）とページモ

ードでのアドレスアクセス時間（tAC）である。電源電圧 1.8V、室温条件において、それぞ

れ tAAC=45.2ns／tAC=9.6ns と充分な高速性を実証すると同時に、目標である 50ns 以下を

16Mbit MRAM においても達成できた。このように、16Mbit という 4 倍のメモリー容量を

持つ MRAM においても目標である「50 ナノ秒以下」のアクセス時間を達成した。

51

In read mode, 2 current drivers sink read-out current

CSL

Vref

Vl

Vb

RWL

Ib

Ic

RBL

WBLcurrent driver

CSL

Vref

Vl

Vb

RWL

Ib

Ic

RBL

WBLcurrent driver

CSL

Vref

Vl

Vb

RWL

IbIb

BL

VSS

current driver

Large parasitic capacitance

Ic

VSSRBL

BL WBL

a) conventional b) RBL-WBL divided

No additional metal layersOne reason of

access time delayed 図２－４－２－１ Read/Write 分離型セル方式

Vdd (V)1.941.921.901.881.861.841.821.801.781.761.741.721.701.681.66

43.0

43.2

43.4

43.6

43.8

44.0

44.2

44.4

44.6

44.8

45.0

45.2

45.4

45.6

45.8

46.0

46.2

46.4

46.6

46.8

47.0

tAAC (ns)

Vdd(V)1.941.921.901.881.861.841.821.801.781.761.741.721.701.681.66

8.4

8.6

8.8

9.0

9.2

9.4

9.6

9.8

10.0

10.2

10.4

10.6

10.8

11.0

11.2

tAA(ns)

アドレスアクセス時間アドレスアクセス時間((tAACtAAC))＝＝45.2ns45.2ns

ページ動作時アドレスアクセス時間ページ動作時アドレスアクセス時間((tACtAC))＝＝9.6ns9.6ns

PASSPASS

PASSPASS

FAILFAIL

FAILFAIL

図２－４－２－２ 16Mbit MRAM における動作スピード測定結果

52

２．５ ディスターブロバスト技術 MRAM のひとつの問題である誤書き込みの問題を解決するために、多少スイッチング電流

がばらついても誤書き込みが起きにくいディスターブロバスト技術の開発が必要である。そ

の方法として、磁化過程制御方式とトグル方式の開発を進めた。目標はディスターブロバス

トセルの最適化設計を行い、その技術をデバイスで実証することにある。MRAM チップ実証

の実績は２．７で述べる。ここでは最適化設計の実績を述べる。

２．５．１ 磁化過程制御方式 平成 15 年度下期から平成 16 年度において、書き込みマージンを拡大するため、アステロ

イド特性のバラツキを低減するだけではなく、アステロイド特性自身の改善を行った。多少

のバラツキがあっても誤書き込みが起きにくいアステロイド形状となるように、MTJ の平面

形状を制御して磁化過程を制御する方式である。MRAM の繰返し書き込み耐性は、熱擾乱に

よる磁化反転で決まる。アストロイド特性を改善することは、書込み電流比 IBLpr/Icを下げる

ことで半選択熱擾乱耐性を向上することにつながり、繰返し書き込み耐性の向上になる。こ

れも磁化過程制御方式の狙いである。平成 16 年度までに、ある固有の形状とすることで書き

込みマージンが広く半選択によるディスターブを受けにくいアステロイド特性が実現するこ

とが分かり、基本的な MTJ 形状を決定した。 平成 17 年度は、この基本形状を改良し、大規模アレイに適用可能でかつ繰返し書込み特性

に優れた形状の開発に成功した。この MTJ 形状を用いて、デバイス実証を行った。デバイス

実証の結果は２．７．１項で述べる。この項では、形状の改良によるアストロイド特性の改

良について述べる。特に、形状の幾何学的な対称性を詳細に検討することで、ディスターブ

に強くかつ反転電流バラツキの小さい磁化過程を生むことができた。この方式では、書込み

電流比 IBLpr/Ic とスイッチング電流バラツキを小さくでき、半選択熱擾乱耐性を向上させる

ができた。ここで IBLprは書き込み電流、Icは保磁力 Hc に対応する電流である。図２－５－

１－１に改良後の MTJ 形状を示す。形が似ていることから、propeller shape (PS)と呼ぶ。 MTJ の端部形状によって、容易軸方向のスイッチング磁界が大きく変わることが判明した。

図２－５－１－２に２種の MTJ 形状とアストロイド形状を示す。(a)は propeller shape (PS)でありそのベース形状は平行四辺形である。Hc が大きくなり、望ましいアストロイド形状に

なることが分かった。(b)は別の形であり、ベース形状が台形である。Hc は小さい。端部磁

区はベース形状に従うと考えられ、(a)と(b)では端部磁区が異なる。これが Hc の大きさの違

いを生んでいる。左右の端部が垂直な形状、すなわちベース形状を長方形にすると、(a)と(b)のどちらの端部磁区も取り得るため、反転磁界バラツキが非常に大きくなることが判明した。

そこで、(a)の形状を採用した。 我々の採用した磁化過程においては、アストロイド曲線の上で C-S 遷移電流 IWLC-Sが存在

する。この電流以下のワードライン電流の場合は、磁化反転過程において二つの C 磁区が生

じ、ビットライン方向のスイッチング電流が大きくなる。逆に IWLC-S以上のワードライン電

53

流をかけると、磁化反転において C 磁区が生まれずよりコヒーレントな回転をするため、ビ

ットライン方向のスイッチング電流が小さくなる。この結果、窪んだアストロイド曲線とな

り、書込みマージンが広がった。ワードライン電流がちょうど IWLC-Sにおいては、二つの C磁区が生ずる磁化反転とそうでない磁化反転のどちらも起こり得るため、スイッチング電流

が２値を取り得て、大きく揺らぐ。この点以外でのスイッチング電流揺らぎは、通常の単磁

区モデルの熱揺らぎと同程度であることが分かった。もし、IWLC-Sがセル間バラツキによっ

て容易軸近辺まで下がると、スイッチング電流の大きな揺らぎによって誤書き込みが起き易

くなる。これは propeller shape に限らず、C 字型形状などを使った C-S switching 方式全般

で生ずる問題である。IWLC-Sがセル間バラツキによって容易軸近辺まで下がらないように、

形状を工夫する必要がある。 MTJ 形状の改良により、C-S 遷移電流 IWLC-Sを制御して望ましい値にすることに成功した。

図２－５－１－３に２種の propeller shape とそのアストロイド曲線を示す。矢印は C-S 遷

移電流 IWLC-Sを示している。(a)は初期の propeller shape である。(b)は形状をいくつかの点

で改良することで、C-S 遷移電流を容易軸から離すことに成功した。同時に(b)では Hc が増

大した。その結果、よりディスターブロバストなアストロイド特性となった。 この独自の形状を持つ MTJ に関して、熱擾乱耐性の指標である、エネルギーバリア比

ΔE=KuV/kBTを求めた。その結果を一般的な単磁区モデルの場合と比較したところ、propeller shape は単磁区モデルよりもビットライン半選択熱擾乱に強いことが判明した。

図２－５－１－３(b)の MTJ 形状を用いて、２．７．１項に述べるデバイス実証を行った

（詳細は後述）。その結果、上述の改良でもたらされた優位性をデバイスで実証することがで

きた。512kb MRAM では完全良品が取得できた(図２－７－１－２)。16Mb MRAM では半

選択誤書き込みによる不良発生数を冗長セルで救済可能な数以下に抑制できた（図２－７－

１－４）。これらにより、Disturb Robust 性に対する磁化過程制御方式の有効性を実証でき

た。

図２－５－１－１ 磁化過程制御方式に使う propeller shape MTJ

54

Normalized Magnetic Field, Hx/HcPS-1.0 -0.5 0.5 1.00.0N

orm

aliz

ed F

ield

, Hy/

HcP

S

0.0

0.5

1.0

(b)(a)

図２－５－１－２ 二つの MTJ 形状とそのアストロイド曲線

Normalized BL Current-1.0 -0.5 0.5 1.00.0N

orm

. WL

Cur

rent

0.0

0.4

0.8(a)

Normalized BL Current-1.0 -0.5 0.5 1.00.0N

orm

. WL

Cur

rent

0.0

0.4

0.8(b)

図２－５－１－３ ２種の propeller shape MTJ のアストロイド特性。矢印は C-S 遷移電流

IWLC-Sを示す ２．５．２トグル方式

トグル方式では Ru 層を介して積層フェリ結合した 2 枚の磁性層のスピンフロップを利用

してスイッチングを行う。そのため書き込み電流の下限を決めるフロップ磁界、並びに、そ

の上限を決める飽和磁界を適切に設定する必要がある。平成 16 年度までに、5σの分布を見

込んだ書き込みマージンを確保することが出来た。平成 17 年度は、この積層構造をさらに改

55

良し、独自の多層構造を開発した。この構造によりフロップ磁界の低減と、飽和磁界の増大

による書き込みマージン拡大の両者を共に実現することができた。 図２－５－２－１に、4Mbit-MRAM、並びに 16Mbit-MRAM に適用しているトグル MTJ

用多層積層フェリフリー層の構成、および､書き込み特性を示す。比較として、従来の積層フ

ェリフリー層の特性を示す。独自の多層構造により、フロップ磁界の低減と、飽和磁界の増

大による書き込みマージンの拡大を両立することができた。

多層型フリー層

固定層側

トンネルバリア

磁性層

磁性層

非磁性層

磁性層

磁性層

上電極層

非磁性層

非磁性層

書込みマージン比較

多層型ﾌﾘｰ層の書込みﾏｰｼﾞﾝ

書込み下限 書

込み上限

-5-4-3-2-1012345

0 50 100 150 200磁界 (Oe)

σ

従来型の書込みﾏｰｼﾞﾝ多層型による

低電流化これを模式的に示すと・・・・

BL電流磁場

WL電

流磁

場

多層型ﾌﾘｰ層の書込み領域

従来型の書込み領域

※5σﾏｰｼﾞﾝ込み

図２－５－２－１ トグル方式の書き込みマージン

56

２．６ システム評価 ２．６．１ パッケージ実装品での MRAM 信頼性評価

パッケージ実装工程での高温・応力に対する MRAM セルの耐性を確認する事を目的に、

4Kbit MRAM を用いて実装前後のセル特性を比較した。MRAM を封入したパッケージは図

２－６－１－１の上部に示した 99pin の BGA(Ball Grid Array)パッケージである。図２－６

－１－１には、パッケージ前後での CKBD パターンでのアステロイド特性を比較した結果を

示した。ウエファー状態での CKBD パターン試験はウエファー全面に対しテストを行い、そ

のうち 17 チップをパッケージ実装した後、再度 CKBD パターンにて試験を行った。図２－

７－１－１は、各チップでの評価結果をウエファーイメージに配置したものであるが、有意

な特性変化は見られない。これより、パッケージ実装過程での過熱や応力によっても MRAMセルは十分な耐性を持つと判断できる。 一方、MRAM の信頼性評価項目として、データ保持特性に注目し評価を行った。サンプル

は上述したBGAパッケージ品であり、放置温度としては 85℃と 150℃の 2条件を設定した。

各温度に対し 6 チップの計 12 チップをテスト対象とした。書き込み直後のイニシャル状態に

対し、1 日(24H)放置後と 5 日(120H)放置後の結果を示したのが図２－６－１－２である。本

試験では、より詳細な磁性体特性の変化を見るため、MRAM の動作試験結果ではなく 4Kbit全てのセルの抵抗変化をビット毎に追跡評価した。図２－６－１－２の左側には、各チップ

内の 4Kbit 分のセル抵抗の平均値(μRMTJ)の放置時間依存性を、図２－６－１－２の右側に

はセル抵抗バラツキ百分率の放置時間依存性を示した。これから、いずれの温度条件におい

ても書き込みデータの反転といった所謂リテンション不良の発生は皆無で、データ保持特性

には全く問題がないことがわかった。加えて、4Kbit 分のセル抵抗の平均値変動は 1%以下、

抵抗バラツキは 0.03%以下と極めて小さく、MRAM セルはフラッシュメモリーなどに比べ優

れたデータ保持特性を有していることを確認した。

57

図２－６－１－１ パッケージ工程前後でのアステロイド特性の変化

150

200

250

0 2 4 6 8day

μR

MTJ

(kΩ

)

高温放置によって、μがどう変わるか

3E

4H4G1F4E

3J4L3L2H

3H55L

85℃150℃

1.2%

1.4%

1.6%

1.8%

2.0%

2.2%

2.4%

2.6%

2.8%

0 2 4 6 8day

σR

MTJ

/ μ

RM

TJ

高温放置によって、σがどう変わるか

3E

4H

4G

1F4E

3J

4L3L

2H3H5G

5L

85℃150℃

１日放置でも５日放置でも、μは0.5%以下、σ／μは± 0.03%以下の変化しか見られず

測定サンプル ：4Kb-AwD@ZV59、セル形状は楕円変形十字セル測定温度 ：85℃／150℃の2条件を各6チップ毎(”1-write”が5チップ、”0-write”が1チップ)

※※ FunctionFunction試験結果ではなく、試験結果ではなく、全全4Kb4Kbの抵抗変化をテストモードにて測定の抵抗変化をテストモードにて測定

BGA99pinBGA99pin

図２－６－１－２ 高温放置試験による 4Kbit セルの抵抗の変化（平均値とバラツキ）

58

２．６．２ ドライブレコーダ 今回作成したドライブレコーダを模したデモシステムを図２－６－２－１に示す。デモシ

ステムでは、録画モード中は、カメラの画像をＭＲＡＭに随時上書きしていく。衝撃センサ

を模した自動車型スイッチに模型の自動車が衝突すると衝突の検出の前後の約２秒間がＭＲ

ＡＭに保持される。再生モードではこの約４秒間の映像が繰り返し再生される。デモシステ

ムは、図２－６－２－２に示すように４個の４ＭｂＭＲＡＭとＣＣＤカメラ、ＮＴＳＣエン

コーダ・デコーダ、ＦＰＧＡ等からなる。ＦＰＧＡでＭＲＡＭを制御し、カメラからのデー

タを保存する。デモシステムは問題なく動作し、図２－６－２－３に示すような新技術の展

示会などにおいて、ＭＲＡＭの書換え回数制限がないという特徴を広めるのに役に立ってい

る。

図２－６－２－１ ドライブレコーダデモシステム

59

Dec

Enc

4MbMRAM

DSP

FPGA

ｶﾒﾗ

ﾃﾞｨｽﾌﾟﾚｲ

24MHzﾊﾞｰｽﾄ動作ﾚｲﾃﾝｼ4

ECC付きﾒﾓﾘｺﾝﾄﾛｰﾗ

VIN

VOUT

ﾚｼﾞｽﾀ

4MbMRAM

4MbMRAM

4MbMRAM

図２－６－２－２ デモシステムの構成

図２－６－２－３ 展示会でもデモンストレーションの様子（i-EXPO 2005 にて）

60

２．７ デバイス実証

２．７．１ 磁化過程制御方式 ２．７．１．１ 512Kbit MRAM 「メガビットレベルでのチップ完成度向上」が平成１７年度の目標である。開発に使用し

たビークルは 512Kbit MRAM であり、そのメモリセル構成とチップ写真を図２－７－１－

１に示した。メモリーセルとしては、2 つの MTJ 素子と 2 つの選択 MOS を直列接続した構

成を採用しているため、チップ内には 1 メガ個の MTJ を集積させている。また、2 つの MTJ素子には排他的なデータをプログラムする事で、1bit の情報を記憶する所謂ツインセル構成

を持っている。読み出しの際には、直列接続されたメモリセルの両端にバイアス電圧を印加

する事で中間ノードに信号電圧を生じさせ、これを電圧検知型センスアンプで増幅して記憶

データを読み出す。一方、書き込みの際には、2 つの MTJ に接続された 2 つの書き込み配線

に逆方向電流を流す事で、排他的データの書き込みが可能となる。 なお、上記構成を持った 512Kbit MRAM の MTJ 形状は独自形状を有しており、書き込み

マージンの拡大を狙ったものである。 前年度からの継続的な不良解析と、そこから得られた知見を次ロット試作へフィードバッ

クした結果、半選択誤書き込み不良をスクリーニング可能な Checker-Board(CKBD)テスト

パターンにて不良ビット「ゼロ」の完全良品チップを実現した。図２－７－１－２には完全

良品チップを含むウエファーでの Fail-bit Map を示した。 不良ビットを赤点で示しており、

各チップ中央部に記載の数字は、そのチップでの不良ビット数である。本ウエファーの中央

付近のチップにて完全良品（不良ビット数「ゼロ」）が確認できた。一方、半導体メモリーに

おいてはチップ内に一定容量の冗長ビットを搭載させ、不良ビットを冗長ビットで救済する

リダンダンシー技術が一般的に用いられている。512Kbit MRAM では、チップ全体で 16 本

の Row 救済と 16 本の Column 救済を仮定してリダンダンシー良品率（リダンダンシー・イ

ールド）を計算した。図２－７－１－３には、55.8%という高いリダンダンシー・イールド

を達成したウエファーでの Fail-bit Map（不良ビットを青点と赤点で表示）を示した。ほぼ

ウエファー全面にわたってリダンダンシー良品（図中“PASS”と記載したチップが良品を意

味）が得られている事が判る。このように、平成１７年度の不良解析とロット試作へのフィ

ードバックから、目標どおりメガビットレベルでのチップの完成度は大きく改善した。

61

図２－７－１－１ 512Kbit MRAM のメモリセル等価回路とチップ写真

図２－７－１－２ 完全良品チップを含むウエファーでの Fail-bit Map 赤点は不良ビットを誇張して表現したものである。

62

図２－７－１－３ 高リダンダンシー・イールドを達成したウエファーでの Fail-bit Map 青点と赤点は不良ビットを表す。

２．７．１．２ 16Mbit MRAM 平成 17 年度は、これまでに開発した各種の要素技術を統合させ、さらなる大容量 MRAM

でのデバイス実証を行う事が目的であった。モチーフデバイスとして「16Mbit MRAM の動

作実証」を掲げた。また、16Mbit MRAM は製品イメージに近いものをターゲットとしてお

り、具体的には携帯電話に代表されるモバイル機器専用に開発されている擬似 SRAM インタ

ーフェイス準拠の仕様とした。例えば、語構成は「4Mbit×16」、電源電圧は「1.8V」、動作

としては「非同期・同期の両モード対応」などがその特徴と言える。 図２－７－１－４は、磁化過程制御型セルを搭載した 16Mbit MRAM のチップ写真と

CKBD パターンでの Fail-bit Map を示した。16Mbit MRAM は、64 個の 256Kbit アレイか

ら構成されている。各 256Kbit アレイの近接には、書き込み制御回路やセンスアンプなどを

配置している。一方、アドレス／コマンドデコーダー、I/O 制御回路、テスト系回路群など

はチップ上下のパッド配置領域に集中配置させた。またチップ中央部には電源系回路群を集

中配置させることで、各アレイへの電圧供給線の抵抗を可能な限り均等化するチップ構成を

採用している。なお、チップサイズは 78.7mm2であり、そのセル占有率は 39.9%である。 平成１７年度の試作・評価の結果、第一ロットにて 16Mbit MRAM でのメモリ動作を確認

できた。現在までに、図２－７－１－４に示したように CKBD テストパターンにて 1,569bit不良のチップを得ており、このチップでの動作ビット率は 99.991%に達している。なお、同

63

一チップでの SCAN パターンでの不良ビット数は 1,344bit であり、これから 225bit が半選

択誤書き込みによる不良発生数と言える。半選択誤書き込みの発生率から算出した書き込み

マージンは 4.2σまで拡大できていることがわかった。以上のように、不良ビットの主因は半

選択誤書き込み以外のモードに起因しており、Disturb Robust 性に対する磁化過程制御方式

の有効性が充分に実証されていると言える。また、16Mbit というメモリ容量での動作実証は、

セル技術、集積化技術、回路技術と言った各要素技術を有機的に統合され、かつ各々の整合

性が取れていた事を証明した結果と言える。 16Mbit-MRAM プロトタイプサンプルのセルサイズは、図２－７－１－５に示すように

1.30×1.44＝1.872μm2を実現している。同一レイヤー間のオープン・ショート、異種レイ

ヤー間のオープン・ショート、コンタクトチェーンイールド、フリンジサイズ等は TEG（Test Element Group）により事前に電気的に試験し、最適なレイアウトを確認したうえで

16Mbit-MRAM プロトタイプサンプルのセルサイズを決定した。

64

図２－７－１－４ 16Mbit MRAM のチップ写真と CKBD テストでの Fail-bit Map

0.38

0.26

0.08

0.26

0.24

0.020.28

0.080.38

0.100.540.02

0.100.72

BLpitch:1.30μmWLpitch:1.44μmCellSize:1.872μm2

M4

MTJ

BASE

M3.5

VXM3.5

VMTJ

0.24

図２－７－１－５ 16Mbit-MRAM プロトタイプサンプルのセルサイズ

1 569bit FAIL@CKBD

IBL=3.9mA, IWL=4.5mA

65

２．７．２ トグル方式 平成 16 年度は、トグル方式により 1Mbit-MRAM、および、4Mbit-MRAM の動作実証を

行った。平成１７年度は、1Mbit-MRAM、および、4Mbit-MRAM の試作を継続し、完成度

を向上させた。 ディスターブロバスト技術である独自の多層構造トグル方式を導入したセルを用いて、

1Mbit-MRAM の完成度を向上させた。平成 16 年度は、配線電流による磁界が不足していた

ことより磁石でバイアス磁界を印加して動作検証を行ったが、高効率な「ヨーク付き書き込

み配線」技術を 1Mbit-MRAM に適用することにより、図２－７－２－１に示すようにバイ

アス磁界なしで不良ビット 11bit の高歩留まりな動作を達成した。 また、上記多層構造トグルセルを用いて、4Mbit-MRAM に上記 1Mbit-MRAM のインテ

グレーション技術を適用し、4Mbit-MRAM の完成度もさらに向上させた。図２－７－２－

２に 4Mbit-MRAM の全ビットマップを示す。4Mbit 中の不良ビットは 298bit であったが、

これらの不良ビットのうち 281bit がウエハ上のゴミあるいはキズに起因する不良で、これら

を除去した不良ビット数は 17bit であり、リダンダンシーにより十分救済できるレベルの低

不良率を達成した。 試作品の測定により、トグルセルには 1/1000 程度の低確率で書込みを失敗するメモリセ

ルが存在することがわかった。低確率ではあるが、ECC に頼るには確率が高すぎる。図２－

７－２－３に示すように、4Kb 回路 TEG で調査したところ、書込み電流波形の立ち上がり・

立下り（ライズ・フォール）を緩めると 10000 回の試験でも落ちることはなくなった。

4Mb/16Mb チップには、書込み波形を調整する回路は搭載していないので、完全には確認で

きていないが、波形を緩める書込み回路を準備すれば、ECC に頼らない良品が得られるよう

になると考えられる。 16Mb-MRAM チップでは、図２－７－２－４のウエハマップ（不良ビット率）に示すよ

うに、SCAN パターンで 99%以上パスのビット歩留りのチップが得られている。測定結果の

解析により、磁性体ではない部分の寄生容量が、チェッカーボード（CKBD）パターンテス

トの動作マージンに悪影響を与えていることがわかっており、レイアウトパターンを最適化

することにより、SCAN パターン並みに改善できる。 トグルセルの４Kb 回路 TEG を使って 150℃での読み書き動作試験も行った。その結果を

図２－７－２－５に示す。別途、700 時間の 150℃保持試験でも不良ビットはなかった。 温度上昇によって、書込み動作マージンは狭まるがプロセスの最適化によって改善できる

問題であり、150℃でも動作し、保持できる MRAM の特徴は車載用途にも使える可能性があ

る。 多数決チップは、外部から見えるメモリー容量は 1/4 の 1Mb となるが、全ビット良品が

得られており、図２－７－２－６に示すように電圧マージンもある程度確保できている。

66

図２－７－２－１ 1Mbit-MRAM のビット歩留まり

図２－７－２－２ 4Mbit-MRAM の全ビットマップ

67

80 100 120 140 160 180 2000

2

4

6

8

10

time (ns)

書込

み電

流(m

A)

80 100 120 140 160 180 2000

2

4

6

8

10

time (ns)

書込

み電

流(m

A)

ｼﾐｭﾚｰｼｮﾝ電流波形

tR=0.2ns

IWL

tR tF100ns20ns

tR tF

1000回繰り返し書込み試験中の不良回数

IBL tR=18.2ns

3 6 107 396

2 9 112 338

4 14 98 291

3 7 91 314

3 6 107 396

2 9 112 338

4 14 98 291

3 7 91 314

0 0 0 2

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 2

0 0 0 0

0 0 0 0

0 0 0 0

tR=18.2nstR=0.2ns

9.8 10.8 11.8 12.89.8 10.8 11.8 12.8

IBL

14.4

13.6

12.6

11.6

14.4

13.6

12.6

11.6

(mA)

(mA)

IWL

9.8 10.8 11.8 12.89.8 10.8 11.8 12.8

IBL

14.4

13.6

12.6

11.6

14.4

13.6

12.6

11.6

(mA)

(mA)

IWL

図２－７－２－３ 書込み電流波形の立ち上がり・立下り（ライズ・フォール）依存性

0.98% 100.00%

2.03% 1.32% 100.00% 1.66% 100.00%100.00%

2.30% 2.32% 49.73% 99.96% 8.16% 8.39% 2.21% 98.93%

1.59% 1.89% 3.25% 15.92% 7.40% 2.84% 2.68% 2.10%

99.28% 2.09% 3.11% 5.31% 5.07% 99.23% 2.65% 2.80%

0.95% 2.60% 2.38% 3.89% 3.99% 4.34% 19.47% 100.00%

2.18% 8.93% 3.78% 8.41% 100.00% 2.00%

3.35% 2.80%

CKBD

9.48% 100.00%

6.62% 6.38% 100.00% 7.42% 100.00% 100.00%

7.22% 13.90% 58.52% 99.96% 13.96% 14.42% 8.54% 99.00%

6.25% 6.76% 8.95% 28.94% 20.25% 11.87% 9.74% 8.74%

99.26% 7.99% 8.96% 12.12% 11.50% 99.23% 11.19% 17.42%

6.49% 9.13% 8.28% 9.99% 11.33% 10.96% 31.67% 100.00%

8.27% 15.39% 11.24% 14.91% 100.00% 8.01%

11.06% 9.39%

SCAN

0.98% 100.00%

2.03% 1.32% 100.00% 1.66% 100.00%100.00%

2.30% 2.32% 49.73% 99.96% 8.16% 8.39% 2.21% 98.93%

1.59% 1.89% 3.25% 15.92% 7.40% 2.84% 2.68% 2.10%

99.28% 2.09% 3.11% 5.31% 5.07% 99.23% 2.65% 2.80%

0.95% 2.60% 2.38% 3.89% 3.99% 4.34% 19.47% 100.00%

2.18% 8.93% 3.78% 8.41% 100.00% 2.00%

3.35% 2.80%

CKBD

9.48% 100.00%

6.62% 6.38% 100.00% 7.42% 100.00% 100.00%

7.22% 13.90% 58.52% 99.96% 13.96% 14.42% 8.54% 99.00%

6.25% 6.76% 8.95% 28.94% 20.25% 11.87% 9.74% 8.74%

99.26% 7.99% 8.96% 12.12% 11.50% 99.23% 11.19% 17.42%

6.49% 9.13% 8.28% 9.99% 11.33% 10.96% 31.67% 100.00%

8.27% 15.39% 11.24% 14.91% 100.00% 8.01%

11.06% 9.39%

SCAN

ﾌｪｲﾙﾋ゙ｯﾄ率

図２－７－２－４ 16Mbit-MRAM フェイルビット率のウエファーマップ

68

図２－７―２－５ 150℃での読み書き動作試験

図２－７－２－６ 多数決チップマージンテスト

69

知的財産権等・論文・その他外部発表 １．まとめ

平成１８年６月３０日時点の合計 知的財産権等 国内・・・・・ 146 件（出願済：146 件、登録 0 件、実施 0 件） 外国・・・・・・50 件（出願済：49 件、登録 1 件、実施 0 件） ＰＣＴ出願・・・24 件（出願済：24 件） 論文・・・・・・・18 件（査読付き：17 件、その他 1 件） その他外部発表・・64 件

プレス発表・・・ 6 件 学会発表・・・ ５8 件

内訳（NEC 分＋東芝分、NT 共願含む） 知的財産権 論文 国内 外国 PCT 出願 査読付き その他

その他外

部発表

H15fy 25 14 5 2 0 15 H16fy 53 18 15 4 1 12 H17fy 68 18 4 11 0 37 合計

146 (出願済：146) (登録：0 ) (実施：0 )

50 (出願済：49)(登録：1 ) (実施：0 )

24 (出願済：24)(登録：0 ) (実施：0 )

17 1 64

２．一覧表

【論文発表】 番

号 発表者 タイトル 発表誌名 査

読 発表年

1 甲斐、吉川、中山、福住、永瀬、

北川、上田、岸、池川、浅尾、土

田、與田、石綿、波田、田原

Improvement of Robustness against Write Disturbance by Novel Cell Design for High Density MRAM

IEDM Technical Digest

有

り 2004

2

浅尾、梶山、福住、天野、相川、

上田、岸、池川、土田、岩田、仁

田山、志村、加藤、三浦、石綿、

波田、田原、與田

Design and Process Integration for High-Density, High-Speed, and Low-Power 6F2 Cross Point MRAM Cell

IEDM Technical Digest

有

り 2004

70

3

吉川、北川、永瀬、甲斐、岸、上

田、池川、福住、高橋、天野、浅

尾、土田、永原、沼田、波田、石

綿、田原、與田

Bit Yield Improvement by Precise Control of Stray Fields from SAF Pinned Layers for High Density MRAMs

J. Appl. Phys. 有

り 2005

4 下村、岸、吉川、北川、浅尾、波

田、與田、田原

Edge domain dependent pinning effect by the stray field in the patterned magnetic tunnel junction

IEEE Trans. Mag. 有

り 2005

5

鈴木、福本、森、本庄、根橋、三

浦、永原、斉藤、沼田、辻、杉林、

波田、石綿、浅尾、池川、與田、

田原

Toggling cell with four antiferromagneticーally coupled ferromagnetic layers for high density MRAM with low switching current

Dig. Symp. on VLSI Technology

有

り 2005

6

天野、相川、甲斐、浅尾、上田、

岸、吉川、下村、池川、梶山、細

谷、土田、志村、三浦、波田、田

原、與田

Programming current reduction by new protruding yoke wire and its optimization considering MTJ magnetization process

J. Magn. Magn. Mater.

有

り 2005

7 甲斐、池川、與田、田原 大容量 MRAM への書込み特性の向上 東芝レビュー 無

し 2005

8 長嶺、永瀬、西山、吉川、天野、

浅尾、池川、與田、本庄、森、石

綿、田原

Conceptual Material Design for MTJ Cap Layer for High MR Ration J. Appl. Phys. 有

り 2006

9 吉川、北川、高橋、甲斐、天野、

下村、岸、池川、浅尾、與田、永

原、沼田、石綿、波田、田原

Reduction of switching field distributions by edge oxidation of submicron MTJ cells for high-density MRAMs

J. Appl. Phys. 有

り 2006

10 岩田、土田、稲場、清水、滝澤、

上田、杉林、浅尾、梶山、細谷、

池川、甲斐、中山、田原、與田

A 16Mb MRAM with FORK wiring scheme and burst modes

ISSCC Digest of Technical Papers

有

り 2006

11 與田、甲斐、岩田、池川、土田、

浅尾、岸 1.8V power supply 16Mb-MRAM with 40% array efficiency IEEE Trans. Mag. 有

り 2006

12 高橋、甲斐、下村、上田、天野、

吉川、北川、浅尾、池川、岸、與

田、永原、向井、波田

Ion-beam-etched profile control of MTJ cells for improving the switching characteristics of high-density MRAM

IEEE Trans. Mag. 有

り 2006

13 中山、甲斐、池川、與田、岸、北

川、永瀬、與田、浅尾、土田

Disturb robust switching astroide curve of C-shaped cell with weakly coupled synthetic antiferromagnetic layer

IEEE Trans. Mag. 有

り 2006

14 甲斐、下村、清水、池川、浅尾、

土田、與田

Effect of magnetic domain on thermal stability for MRAM cells with propeller shape

IEEE Trans. Mag. 有

り 2006

15 相川、上田、甲斐、梶山、天野、

下村、池川、浅尾、與田

Enlargement of Operating Window and Reduction of Switching Current in MRAM with Yoke Wire

IEEE Trans. Mag. 有

り 2006

16 下村、與田、池川、甲斐、天野、

相川、上田、浅尾、細谷、清水、

土田

Switching Current Fluctuation And Repeatability for MRAM with Propeller Shape MTJ

IEEE Trans. Mag. 有

り 2006

17 福本、本庄、五十嵐、永瀬、石綿、

池川、與田、田原

Large Exchange Coupling in Synthetic Antiferromagnet with Ultrathin Seed Layer

IEEE Trans. Mag. 有

り 2006

18 志村、大嶋、三浦、根橋、鈴木、

波田、田原、相川、上田、池川、

梶山、浅尾、與田

Magnetic and writing properties of clad lines used in a toggle MRAM IEEE Trans. Mag. 有

り 2006

2-2

２．分科会における説明資料

本資料は、分科会において、プロジェクト実施者がプロジェクトを説明する際に

使用したものである。

「半導体アプリケーションチッププロジェクト（不揮発性磁気メモリMRAM実用化技術の開発）」

事後評価分科会説明資料

議題５ プロジェクト説明（公開）Ⅰ．事業の位置付け・必要性についてⅡ．研究開発マネジメントについて

平成18年10月26日

新エネルギー・産業技術総合開発機構電子・情報技術開発部

1/13

「半導体アプリケーションチッププロジェクト（不揮発性メモリ（MRAM)）」（事後評価）分科会

資料６－１

１．事業の背景

２．NEDOが関与することの意義・実施の効果

３．事業の位置づけ

４．NEDOのマネジメント

事業の位置づけ・必要性

2/13

時間、空間に制約されないライフライン（ネットワークがすみずみまで行き渡った社会）

便利で安心安全な質の高い生活と、効率的で活気のある元気な社会の実現

ＩＴ利活用による「元気・安心・感動・便利」社会の実現（e-Japan戦略Ⅱ）ＩＴ戦略本部

総合科学技術会議

高度な情報通信（ＩＴ）社会の実現

ＩＴ産業の国際競争力の強化

我が国産業発展の促進

ＮＥＤＯ中期目標

電子商取引 遠隔ＸＸ 教育 携帯、ＰＤＡ

デジタルエコノミーのインフラ技術

ユーザビリティ技術

コンピュータ技術 ネットワーク技術

半導体技術

情報システムの高度化、

安全・高信頼化

高速化、高機能化、高速ワイヤレス

半導体デバイスの高集積化、低消費電力化、設計効率化、多品種少量生産、ＰＦＣ対策

ストレージ・メモリ技術ストレージ、不揮発性メモリの大容量化

基幹業務用サーバ

高信頼性サーバ

情報機器のユーザインターフェース、ディスプレイ、相互運用性、セキュリティ等の向上

いつでも、だれでも、どこでも

デジタル情報家電

電子・情報技術の俯瞰図

１．事業の背景

3/13事業原簿 1-2ページ

１．事業の背景

◇国の施策との位置づけ

経済産業省 研究開発プログラム

「高度情報通信機器・デバイス基盤プログラム」 における

「半導体アプリケーションチッププロジェクト」（フォーカス21） の

1テーマとして実施

◇実施方法

助成事業 （助成率 １／２以下）

4/13事業原簿 1-2ページ