主題文章6

鍺與三五族鰭式電晶體之共用高介電/金屬閘極製程開發與模擬分析優化研究Development of Ge/I I IV Fin Field-Effect Transistor Common Gate Process and Its Numerical Simulations朱俊霖

國家奈米元件實驗室

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摘　要

由於積體電路技術的蓬勃發展，現今電晶體已趨向超高密度之製造與元件尺寸微縮

至奈米化方向發展，在結構上具高深寬比 (Aspect Ratio)之特性，而線寬更朝向深次

奈米 (Deep ub-nanometer)邁進。因此，於現今半導體元件製程中，高品質且薄之

薄膜沉積技術已被視為一極重要之研究課題。從薄膜的厚度、鍵結結構及其緻密度

與半導體表面之附著特性將對其電子元件的電性及效能乃至到可靠度都有其極大之

影響。本研究主要是利用熱原子層 (Thermal Atomic Layer Deposition, TALD)沉積系

統於鍺 (Ge)基板及砷化鎵銦 (InGaAs)材料上 ,探討其製程參數最佳化及 3D 鰭式電

晶體 (FinFET)之製作與電性分析 ,並利用熱流場之機制與 CFD(Computational Fluid

Dynamics)模擬等技術來探討薄膜之形成及品質改善，以預期能精確控制薄膜厚度

與結構而應用於鍺 (Ge)及砷化鎵 (InGaAs)鰭式電晶體 (FinFET)元件之製作及電性最

佳化，以應用於半導體產業製程。

Abstract

For the progression in IC manufacturing of the nanometer regime, transistor

devices have the trend of high density capacity with nanometer-size volume; their

structure presents characteristics of high aspect ratio and 10 nanometer-width wire.

Therefore thin film deposition technology has become an important research topic

in the field of semi-conductor industry. Film thickness, film structure and surface

structure are relevant to influence the performance and electricity of the devices. This

project aims to study the manufacturing process of thermal atomic layer deposition

(TALD) and analyze its thermal physical mechanism. Moreover, experiment and the

technique of computational fluid dynamics (CFD) will be used to investigate the

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奈米通訊NANO COMMUNICATION 24卷 No.1

鍺與三五族鰭式電晶體之共用高介電/金屬閘極製程開發與模擬分析優化研究

前　言

近一二十年各界開始研究探討不同的高介電係數

(high-k)氧化層應用於電晶體之上而取代傳統的 SiO2，

做為金氧半場效電晶體的閘極氧化層，希望藉此能解決

目前面臨到的材料之物理極限。而 High-k 絕緣材料作

為 MIS 結構之閘極絕緣層，在與二氧化矽相同厚度之

下，有較高之電容值，而具有較佳的絕緣效果。從二氧

化矽對應 High-k 材料之關係，在氧化物相同厚度下，

其比值為 k/3.9倍，因此 High-k材料有較佳抑制閘極漏

電流之能力，而 High-k 材料之成長方式與特性應用，

已成為下一世代 CMOS製程發展之重要趨勢之一。現今

Al2O3、ZrO2、Y2O3以及 La2O3因其具有諸多之優點，而

常被用來當作上述 High-k介電層之材料 [1-3]：擁有絕佳

之熱穩定性的 Al2O3其 k值約 8~12之間，且具有很大的

能隙 (~8.8 eV)及與 Si和 Ge基板的導電帶能隙差約 2.8

eV，能夠良好防止漏電流的產生；Y2O3 其 k 值約 18，

且能夠在不降低元件的 EOT 之情況下提高厚度，防止

穿隧電流的產生；La2O3其 k 值約 25~30，根據文獻指

出，La2O3能與 Ge發生反應形成穩定的鍵結 LaGeOx，

能有效的降低位於界面之缺陷 [4]。且有較低之電流密

度 [5]和高崩潰電場 (13.5 MV/cm)及良好的穩定度 [6]與熱

穩定性 [7]。 近幾年中，氧化釔 (Y2O3)為最為廣泛研究之

高介電係數之材料 [8]，其材料特性具有熱力學上的穩定

性，並擁有高的崩潰強度 (~4MV/cm)及不錯的介電係數

(ε=15~18)，且其∆ Ec及∆ HF為 2.3與 -4.93。J.Kwo利用

E-beamEvaporator沉積非晶型的 Y2O3作為閘極介電層，

初步展現了高介電係數、低漏電流密度及低介面態位密

度等不錯的電氣特性 [9-12]。Y2O3直接成長在矽晶片上擁

有絕佳的熱穩定性、較高的介電係數、相對大的能隙寬

度。然而，超薄氧化鋯 (ZrO2)於矽晶片上面臨到了電子

遷移率下降、大量的固定電荷、臨界電壓的不穩定等問

題仍須解決，許多學者已證實透過添加材料 (矽、鋁、

氮、鈦、鉭 )來改善 ZrO2所遭遇的問題，但必須考量到

添加這些材料後，通常會降低 ZrO2的介電常數或者產生

更大的漏電流，主要原因為這些添加材料與氧化鋯有類

似的化學結構，且能夠完全互溶。以二氧化鋯當作閘極

氧化層材料則擁有高電導，藉以降低電荷捕捉效應，獲

得較高的驅動電流並改善 N型金屬 -氧化物 -半導體的

臨界電壓不穩的問題，以提升氧化值的品質和可靠度，

如漏電流、磁滯、介面密度和優越的晶圓級厚度均勻性，

在經過一連串的負壓測試，如溫度或大偏壓的情況下仍

然能夠正常的運作 [13-14]。本研究利用模擬相關模式以探

討原子層沈積法，而獲得高品質薄膜之沈積，藉由原子

層沈積法的均勻性及高階梯覆蓋性，將薄膜氧化層用於

製作金氧半場效電晶體之閘極氧化層。研發團隊目前透

過 ALD成長薄膜完成共用高介電 /金屬閘極之元件。

film’s forming and deposition rate for controlling precisely its thickness and structure. This paper

is one year period. Firstly, the design of the TALD system model will be analyzed, then CFD will be

used to simulate the optimal parameters, such as gas flow, thermal, pressure and concentration

fields, in manufacturing process to assist the fabrications of oxide-semiconductor and its devices,

and improve their characteristics. Besides, the experiment in this project will apply the ADL

process to grow films on Ge and GaAs substrates with 3D transistors of high electric performance.

.關鍵字／Keywords ● 原子層沉積、電晶體、數值模擬、計算流體力學

● Atomic layer deposition、Transistors、Numerical simulation、Computational Fluid Dynamics.

主題文章6034

實驗方法

本研究針對不同薄膜成長條件下之結構型，進行電

腦輔助設計之模擬分析並建薄膜沉積數值模式與建立實

驗對照組進行參數驗證。經由模擬與實驗結果，找出最

佳化成長 Al2O3、ZrO2、Y2O3薄膜之參數，利用此參數

製作 Ge 與 GaAs 之金氧半電容器及分析其相關物性及電

性。此外，亦對所成長之薄膜做不同之材料分析。根據

相關模擬與實驗結果，將最佳化成長參數之 Al2O3、ZrO2

與 Y2O3 薄膜沉積於鍺基板及 III-V 族材料上，並製作 3D

鍺氧化物場效電晶體及砷化銦鎵高電性之氧化物場效電

晶體，並將鍺與 III-V族材料整合在一起製作共用高介電

/金屬閘極之元件，將可大幅提升元件之性能與運算之速

度，提升產品競爭力，為未來矽半導體產業帶來驚人的

突破。

3.1 數值模擬

本研究利用電腦輔助設計與分析 (CAD&CAE)輔助現

有實驗能量進行模擬分析；利用計算流體力學 (CFD)技

術，模擬分析薄膜成長時，製程腔體內之化學反應的熱

流場，並配合實驗數據進行分析驗証，藉由模擬分析這

些參數找出進行實驗之最優化製程。圖 1為模擬所使用

之反應器腔體架構圖與其相關之邊界條件，所使用前驅

物為 TMA與 O3。此反應器是一種冷壁反應器，只有在放

晶圓基材的轉盤上才給予高溫。先驅物會在晶圓基材表

面上進行化學反應，並產生沉積物 Al(CH3)3和 O3於基材

表面。而化學反應利用 Arrhenius速率方程式進行模擬。

圖 2顯示基材表面溫度一樣時，在圓盤中心位置有較高

的沉積率，但靠近圓盤邊緣則會逐漸降低。我們可以預

期從 CFD分析之結果了解其成長關鍵參數，並推測氣體

在反應器內部之分佈特性與其所受之影響。

3.2 鍺與三五族共用高介電/金屬閘極之元件分析

利用 ALD沈積系統將氧化鋁 (Al2O3)沈積在 n-type

Ge 及 p-type Ge 於 Si 之上，並製作金氧半電容器且

探討其電性，如圖 3 所示之電容 - 電壓 (Capacitance-

Voltage，C-V)量測結果。從結果來看，此初步之結果點出

三個方向：第一個方向指出，不管在 n-type Ge或 p-type

Ge之 C-V特性，其飽和區之電容射散現象非常地小，這

代表氧化層之薄膜具有相當高之品質。第二個方向是兩

者之電容特性幾乎為對稱，這代表氧化層在不同型之 Ge

基材之介面特性上，呈現相似之效果。第三個方向則點

出，其已成功地將 n-type Ge及 p-type Ge整合，並達成

共用高介電 /金屬閘極 (High-k/metal Gate)之元件設計與

製作。我們開發適合 Ge/III-V之表面處理技術，並成功應

圖 1　 反應器腔體架構圖。

圖 2　 反應生成物的濃度分佈 ((a) Al(CH3)3和 (b) O3)。

圖 3　 反應生成物的濃度分佈 ((a) Al(CH3)3和 (b) O3)。

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奈米通訊NANO COMMUNICATION 24卷 No. 1

鍺與三五族鰭式電晶體之共用高介電/金屬閘極製程開發與模擬分析優化研究

用於 Ge與 III-V MOS Capacitor的製作，從圖 4與圖 5之

實驗結果，顯示 MOS 無介面層之存在，而電容等效厚度

可達到約 4 nm，且頻率射散小於 5%，而在此探討的異

質材料共用閘極技術，可用於 Ge/III-V 異質材料上，製作

三維 FinFET 之 CMOS 元件之開發。另外，目前已初步先

成長 Y2O3薄膜於 n--type Ge基板與 p-type GaAs材料之

上，及量測其 C-V特性，如圖 6所示。從 TEM結果可清

楚地得知，其 Y2O3薄膜與 Ge或 p-type GaAs之介面相當

乾淨，代表 Y2O3與兩者間有極少之介面捕捉電荷存在。

然而，從 C-V結果得知，在不同頻率量測之下，其累積

區之飽和電容呈現明顯的射散情況，這意味著其 Y2O3之

品質仍須在做最佳化之測試。從結果來看，此初步之

結果點出兩個方向：第一個方向是 Y2O3 薄膜與 Ge 或

p-type GaAs之介面極為乾淨，代表此成長 Y2O3薄膜之

趨勢是正確了。第二個方向是從 Ge基板與 p-type GaAs

材料之 C-V特性，可以清楚地得知，若兩者在 Y2O3薄膜

之品質改善後，其有機會整合再一起製作 Ge與 p-type

GaAs之元件。

3.3 超薄等效氧化層之鍺金氧半元件製備

利用模擬相關模式以探討原子層沈積法，而獲得高

品質薄膜之沈積，藉由原子層沈積法的均勻性及高階梯

覆蓋性，將薄膜氧化層用於製作金氧半場效電晶體之閘

極氧化層。本研究透過 ALD 成長氧化鋯 (ZrO2) 於鍺基

板，如圖 7之 C-V之量測結果。從圖 7(a)結果得知，在

不同頻率量測下，飽合區及空乏區電容有非常嚴重地射

散 (Dispersion)現象，代表薄膜及薄膜與基板之介面存

在大量電荷。進一步於成長薄膜時，對於成長前及成長

過程中，使用 NH3/H2 Digital Remote Plasma Treatment

(DRPT)表面處理方法，藉以改善其薄膜的品質及薄膜與

基板之介面特性。從圖 7(b)結果可知，在不同頻率量測

下，飽合區及空乏區電容之射散 (Dispersion)現象確實被

大幅地改善。除此，飽合區電容也因薄膜品質的改善，

而具有較高之飽和電容值，並轉換成等效氧化厚度 (EOT)

圖 4　 ALD沉積 Al2O3至鍺基板與 III-V族基板之共用高介電 /金

屬閘極之元件。

圖 5　 無介面層之電容每層介面厚度 Al2O3/TiN與示意圖。

圖 6　 Y2O3薄膜成長於 n-type Ge基板與 p-type GaAs之共用高介

電 /金屬閘極之元件。

圖 7　 ALD沉積氧化鋯之 C-V曲線圖。

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約 1 nm，這意味著使用 DRPT之表面處理方法可有效地

改善其薄膜品質及薄膜與基板之介面特性 L。

3.4 製作三維FinFET之元件

從圖 7 之電容優異表現，而製造出鍺鰭式電晶體

量 (Ge FinFET)，如圖 8 TEM量測所示。圖 9為 p-channel

鍺鰭式電晶體量測之電性。在圖 9(a)中，元件之開關電

流比 (Ion/Ioff )為 5.6×104，而次臨界擺幅 (Sub-threshold

swing, S.S.)為 100 mV/dec，且驅動電流 (Ion)為 40 μA/

μm，其等效氧化層厚度 (EOT)為 1 nm，而介面態密度

(Dit)為 8×1012 cm-2eV-1。從圖 9(b)可得知，減少 Si區域

圖 8　 鍺鰭式電晶體量之斷面。

面積，可以改善電晶體開關電流比 (Ion/Ioff)與次臨界擺幅

(S.S.)，使電晶體有較佳之性能表現

結 論

本研究透過相關模擬與實驗結果，將最佳化成長參

數之 Al2O3、ZrO2、Y2O3薄膜沉積於鍺基板及 III-V族材料

上，並製作 3D鍺氧化物場效電晶體並將鍺與 III-V族材

料所製作之元件做 MOS整合，以達成鍺與 III-V族材料元

件共用高介電 /金屬閘極之製程開發，未來將可大幅提

升元件之性能與運算之速度，提升產品競爭力，為未來

矽半導體產業帶來驚人的突破。

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