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7 シリーズ FPGA コンフィギュレーション

ユーザーガイド

UG470 (v1.9) 2014 年 11 月 14 日

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7 シリーズ FPGA コンフィギュレーションユーザーガイド japan.xilinx.com UG470 (v1.9) 2014 年 11 月 14 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 1 日 1.0 初版

2011 年 3 月 28 日 1.1 第 1 章 : セクション名「新しい機能」を「7 シリーズ FPGA の特徴」に変更。初

の箇条書き項目に注記を追加。 4 番目の箇条書き項目に後の 1 文を追加。第 2 章 :「設計に関する考察事項」セクションを明確化。「コンフィギュレーションビットス

トリームの長さ」セクションと表 1-1 を追加。「コンフィギュレーションピン」セク

ションと表 2-2、表 2-3、表 2-4 を追加。「コンフィギュレーションバンク電圧セレ

クト」セクションを第 1 章から第 2 章へ移動。表 2-9 を追加。図 2-2、図 2-5、図 2-12、図 2-16、図 2-19 に信号 CFGBVS を追加。

http://japan.xilinx.com

www.xilinx.com/legal.htm#tos

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mailto:[email protected]

UG470 (v1.9) 2014 年 11 月 14 日 japan.xilinx.com 7 シリーズ FPGA コンフィギュレーションユーザーガイド

2011 年 10 月 26 日 1.2 第 1 章「コンフィギュレーションの概要」

• VCC_CONFIG を VCCO_0 に変更

• 表 1-1 に Virtex-7 ファミリを追加

• 「スタックドシリコンインターコネクト (SSI)」セクションを追加

第 2 章「コンフィギュレーションインターフェイス」

• 表 2-2 のピン名 D[04-07] および D[08-15] を訂正

• 表 2-4 に DONE ピンの機能に関する注記を追加

• 表 2-4 の DONE ピンへの相互参照を次に追加。表 2-7、図 2-2 の注記 2、表 2-8、図 2-5 の注記 3、図 2-12、図 2-12 の注記 1、図 2-16 の注記 8、図 2-19 の注記 8、図 2-17 のタイトルを変更。

• 「同期読み出しモードのサポート」の 2 つ目の段落の初の文で、マスター BPI同期読み出しモードでサポートされるファミリを更新

• 「大コンフィギュレーションクロック周波数の決定」で、BitGen の -g BPI_sync_modeオプションの説明を加筆

• 「大コンフィギュレーションクロック周波数の決定」の初の段落で BitGen のConfigRate 設定に関する説明を明確化し、CCLK 周波数を訂正。また、箇条書き

項目の ADDR の範囲を訂正

第 5 章「コンフィギュレーションの詳細」

• VCC_CONFIG を VCCO_0 に変更

• BPI 非同期および同期読み出しモードの説明を明確化

• 「スタートアップ (手順 8)」で DONE ピンの機能の説明を訂正し、表 2-4 の DONEピンへのリンクを追加

• 表 5-12 の注記 2 で BitGen の DriveDone オプションのサポートに関する説明を

更新

• 「JTAG 命令」で JTAG 命令レジスタに関する説明を明確化

• 表 5-38 で WRAP_ERROR_1 と WRAP_ERROR_0 に関する説明を明確化

第 8 章「リードバック CRC」

• 表 8-1 でクロックソースプリミティブの ICAPE2 および STARTUPE2 の名称を

訂正

2012 年 2 月 3 日 1.3 表 1-1 を変更。表 2-2 の「マスター SPI x4」の列に Init_B、 DONE、 CCLK のピン

名を追加。「マスター SPI コンフィギュレーションモード」で iMPACT オンライン

ヘルプへの URL リンクを追加。「大コンフィギュレーションクロック周波数の決

定」を追加。表 5-16 を追加。




2012 年 7 月 19 日 1.4 文書全体で、「ICAP」を「ICAPE2」に変更。文書全体で CFGBVS の説明を更新。

「概要」で、プルアップ/プルダウン抵抗値を「4.7Ω」から「1kΩ またはそれ以上」に

変更。タイトルの「7 シリーズ FPGA の特徴」を「7 シリーズ FPGA と旧世代 FPGAのコンフィギュレーションの違い」に変更。このタイトルの文章の中で、注記の

「D00」を「D0」に変更、 4 番目の箇条書きの説明を変更、 6 番目および 7 番目の箇

条書きを追加、後の段落を追加。表 1-1 を差し替え。「不正な複製から FPGA ビッ

トストリームを保護する」の 2 番目の段落から「固有」という言葉を削除して説明

を変更。「同じコンフィギュレーションビットストリームを複数の FPGA に読み込

む」の説明の後に文章を追加。「スタックドシリコンインターコネクト (SSI)」の

初の 2 つの段落の説明を変更。表 2-4 で、CFGBVS、TDO、PROGRAM_B、CCLK、

PUDC_B、CSO_B、および DOUT の説明を変更。表 2-5 および表 2-9 の「コンフィ

ギュレーションバンク電圧セレクト」セクションで、説明を変更。表 2-7、表 2-8、表 2-12、表 2-15 で PUDC_B の説明を変更。図 2-4 に「RS[1:0]」を追加。参照先

を XAPP974 から XAPP586 に、および XAPP502 から XAPP583 に変更。「マス

ター SPI コンフィギュレーションモード」で、 2 番目の段落の後に文章を追加、

「フラッシュのタイミング」を「x1 モードシーケンス」に変更。図 2-13 に関する注

記を追加。「128Mb を超える SPI のサポート」で、後の段落を追加。「同期読み出

しモードのサポート」で、 4 番目および 5 番目の段落を追加。「バウンダリスキャン

によるコンフィギュレーション」で、後の段落を追加。「デバイスの電源投入 (手順 1)」で、初および後の段落に VCCBRAM を追加、後の段落を削除。図 5-4を変更。表 5-12 で、 GWE の説明を変更、注記 3 を追加。「暗号化ビットストリー

ムの読み込み」で、「PROG」を「PROGRAM_B」に変更。「ビットストリームの暗

号化および内部コンフィギュレーションアクセスポート (ICAPE2)」の初の段落

の説明を変更。表 5-16 で、「eFUSE 制御レジスタ (FUSE_CNTL)」のビット位置お

よび関連する説明を変更。タイトルを「7 シリーズ FPGA のデバイス固有 ID (DeviceDNA)」から「デバイス ID および Device DNA」に変更、初の段落の説明を変更、

2 番目の段落を追加。「JTAG による Device DNA および ID へのアクセス」の初

の段落で、後の 2 つの文章を追加。第 6 章「リードバックおよびコンフィギュレー

ションの検証」で、初の段落の説明を変更、 5 番目の段落を追加。「フォールバッ

クマルチブート」で、 SPI 32 ビットアドレスモードのサポートの例外を追加。

「IPROG」で、初の段落の「PROG」を「PROGRAM_B」に変更。図 7-3 のアド

レスビットを更新。

2012 年 11 月 2 日 1.5 表 1-1 から XC7A350T、XC7V1500T、および XC7VH290T デバイスを削除。表 1-1で、 XC7VH580T および XC7VH870T デバイスのコンフィギュレーションビット

ストリームの長さ (ビット ) を変更。表 5-13 で、 RBCRC_EN のビット値を修正。

第 7 章「リコンフィギュレーションおよびマルチブート」で、フォールバック機能

で自動的に有効になる Reset On Error を削除。表 2-4 の DIN ピンおよび D[00-31]ピンの説明を更新。次の表を削除 : 「7 シリーズ FPGA のシリアルコンフィギュレー

ションインターフェイスで使用するピン」、「7 シリーズ FPGA の SelectMAP コン

フィギュレーションインターフェイスで使用するピン」、「7 シリーズ FPGA の SPIコンフィギュレーションインターフェイスで使用するピン」、および「7 シリーズ

FPGA のマスター BPI コンフィギュレーションインターフェイスで使用するピン」。

「同期読み出しモードのサポート」の 5 番目の段落を更新。「ゴールデンイメージと

マルチブートイメージの設計要件」および「初にマルチブートイメージを使用す

る場合の設計上の注意点」の箇条書きを更新。



UG470 (v1.9) 2014 年 11 月 14 日 japan.xilinx.com 7 シリーズ FPGA コンフィギュレーションユーザーガイド

2013 年 1 月 2 日 1.6 Vivado Design Suite への参照を追加 ( 「7 シリーズ FPGA と旧世代 FPGA のコン

フィギュレーションの違い」で、後の段落および注記を追加)。表 1-1 のデバイス

番号を簡略化。 XC7V2000T デバイス JTAG IDCODE を修正 (表 1-1 に注記 2 を追

加)。表 5-1 のセルのタイトルを「ザイリンクスソフトウェアツール」から「ザイリ

ンクスツール」に変更。特定の eFUSE セキュリティオプションによって課せられ

る制限を記載 (表 5-16 の初の列に注意書きを追加、「eFUSE 制御レジスタ

(FUSE_CNTL)」の 2 番目から後の段落までを注意書きに置き換え)。

2013 年 10 月 22 日 1.7 7A35T、7A50T、7A75T デバイスを追加。文書全体で CFGBVS の説明を更新 (Artix-7 および Kintex-7 デバイスでは、 CFGBVS によってバンク 14 および 15 でサポー

トされる I/O 電圧が決まる)。SPI 32 ビットのアドレスモードでサポートされていな

いフォールバックへのリファレンスを削除。

2014 年 8 月 22 日 1.8 表 1-1 に、 Production IDCODE リビジョンおよびほかの Artix-7 デバイスを追加。

表 1-2 を追加。関連ドキュメントのリンクを追加またはリンクを更新。第 1 章の「コ

ンフィギュレーションのデバッグ」を追加。第 2 章の「SelectMAP の ABORT」を

追加。資料全体で、第 2 章の「コンフィギュレーションバンク電圧セレクト」およ

び CFGBVS の説明を更新。表 2-6 を FPGA ファミリ別に 3 つの表に分割。図 2-9を変更。「Vivado ツールでコンフィギュレーションオプションを設定する」および

「外部マスターコンフィギュレーションクロック (EMCCLK) オプション」を追加。

図 2-11 に注記を追加。表 2-14 で、パラレル NOR フラッシュファミリにサポート

されるデバイスを追加。第 3 章の「電源供給」を変更。表 5-1 に Vivado Tcl コマン

ドを追加。第 5 章の「STARTUPE2 プリミティブ」に、 STARTUPE2 プリミティブ

と関連するスタートアップの説明を追加。第 5 章の「ビットストリームの構成」を

追加。「Persist オプション」および「SelectMAP インターフェイスからコンフィギュ

レーションレジスタへのアクセス」を追加。「コンフィギュレーションモニターモー

ド」および第 7 章の「サンプルデザイン」を追加。第 9 章「複数デバイスの SelectMAPコンフィギュレーション」および第 10 章「アドバンス JTAG の使用法」を追加。資

料全体でコンフィギュレーションの説明を更新。

2014 年 11 月 14 日 1.9 Tcl 制約コマンドを大文字に変更。表 1-1 に Artix-7 7A15T デバイスを追加。表 1-1の Virtex-7 7VH580T および 7VH870T で TBD を「2 またはそれ以降」に変更。「マ

スター BPI コンフィギュレーションインターフェイス」セクションに 7A15T デバ

イスを追加。図 2-7 に関連する注記の手順 9 の後に 2 文を追加。表 5-40 のタイト

ルを「制御レジスタ 1 (CTL1)」から「BPI/SPI コンフィギュレーションオプション

レジスタ」に変更。「RS ピン」の初の文章を変更。図 9-5 に関連する注記の手順

5 に 2 つ目の文章を追加。図 10-3 をマイナー変更。表 10-4 のコマンド 7 と 8 を削

除して、ステップ 19 に「オプション」を追加。表 10-4 の注記 3 の説明を明確化。

2015 年 7 月 6 日 1.9 訳語の修正

• 「7 シリーズ FPGA は 16 ビット幅のコンフィギュレーションモードで AES 暗号化をサポートしていますが、この図では使用していません」 → 「7 シリーズ

FPGA は 16 ビット幅のコンフィギュレーションモードで AES 復号化をサ

ポートしていますが、この図では使用していません」

• 「･･･AES 暗号化に加え、多重のセキュリティを実現しています。」 → 「･･･AES復号化に加え、多重のセキュリティを実現しています。」

• 「･･･および暗号化されたビットストリームのワード数の情報のみが来ます。」 →

「･･･および復号化されたビットストリームのワード数の情報のみが来ます。」



7 シリーズ FPGA コンフィギュレーションユーザーガイド japan.xilinx.com 7UG470 (v1.9) 2014 年 11 月 14 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについて 9内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 1 章 : コンフィギュレーションの概要

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

7 シリーズ FPGA と旧世代 FPGA のコンフィギュレーションの違い . . . . . . . . . . . . . . . . . . . . . . 12

設計に関する考察事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

コンフィギュレーション方法を決定する要素 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

スタックドシリコンインターコネクト (SSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

コンフィギュレーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 2 章 : コンフィギュレーションインターフェイス

コンフィギュレーションピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

シリアルコンフィギュレーションモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

SelectMAP コンフィギュレーションモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

SelectMAP の ABORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

マスター SPI コンフィギュレーションモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

マスター BPI コンフィギュレーションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

JTAG インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

IEEE 1149.1 を使用した 7 シリーズデバイスのバウンダリスキャン . . . . . . . . . . . . . . . . . . . . . . 71

バウンダリスキャンデザインの考察事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

第 4 章 : ダイナミックリコンフィギュレーションポート (DRP)ファンクションブロックのダイナミックリコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . 77

第 5 章 : コンフィギュレーションの詳細

コンフィギュレーションデータファイルの形式. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

メモリファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

コンフィギュレーションシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

ビットストリームのセキュリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

eFUSE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

ビットストリームの構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

コンフィギュレーションメモリフレーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

コンフィギュレーションパケット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

目次


8 japan.xilinx.com 7 シリーズ FPGA コンフィギュレーションユーザーガイド

UG470 (v1.9) 2014 年 11 月 14 日

コンフィギュレーションレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

デバイス ID および Device DNA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

第 6 章 : リードバックおよびコンフィギュレーションの検証

リードバックを実行するためのデザインの準備. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

リードバックコマンドシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

リードバックデータの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

リードバックキャプチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

第 7 章 : リコンフィギュレーションおよび

マルチブート

フォールバックマルチブート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

IPROG リコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

フォールバックおよび IPROG リコンフィギュレーションに関連するステータスレジスタ . . . . 152

ウォッチドッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

サンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

第 8 章 : リードバック CRCSEU の検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

SEU の訂正 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

第 9 章 : 複数 FPGA のコンフィギュレーション

シリアルデイジーチェーンコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

ギャングシリアルコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

複数デバイスの SelectMAP コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

パラレルデイジーチェーンコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

ギャング SelectMAP コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

第 10 章 : アドバンス JTAG の使用法

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

JTAG コンフィギュレーション/ リードバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171



このユーザーガイドについて

ザイリンクス 7 シリーズ FPGA には、 3 つの FPGA ファミリがあります。これらはすべても低

い消費電力を達成するよう設計されており、適な電力、性能、コストの実現に向けて、標準デザ

インをファミリ間で拡張させることが可能です。Artix®-7 ファミリは、量産アプリケーション向け

に開発され、も低いコストと消費電力を実現するよう適化されています。 Virtex®-7 ファミリ

は、高のシステム性能と容量を提供するように適化されています。 Kintex®-7 ファミリは、対

コスト性能にも優れた新しいクラスの FPGA です。このユーザーガイドは、 7 シリーズ FPGAのコンフィギュレーションについて説明した技術的なリファレンスです。

この『7 シリーズ FPGA コンフィギュレーションユーザーガイド』を含む、 7 シリーズ FPGA に関するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「コンフィギュレーションの概要」

• 第 2 章「コンフィギュレーションインターフェイス」

• 第 3 章「バウンダリスキャンおよび JTAG コンフィギュレーション」

• 第 4 章「ダイナミックリコンフィギュレーションポート (DRP)」

• 第 5 章「コンフィギュレーションの詳細」

• 第 6 章「リードバックおよびコンフィギュレーションの検証」

• 第 7 章「リコンフィギュレーションおよびマルチブート」

• 第 8 章「リードバック CRC」

• 第 9 章「複数 FPGA のコンフィギュレーション」

• 第 10 章「アドバンス JTAG の使用法」

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

http://japan.xilinx.com/support


japan.xilinx.com/7

http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG470&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312517%3B%26%2312524%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.9&docPage=9


UG470 (v1.9) 2014 年 11 月 14 日

このユーザーガイドについて




第 1 章

コンフィギュレーションの概要

この章では、7 シリーズ FPGA のコンフィギュレーション方法と機能について簡単に概要を説明し

ます。詳細については、次章以降で説明します。この章で説明するコンフィギュレーション方法と

機能は、一部の例外を除いて 7 シリーズのすべてのファミリに共通です。

概要

ザイリンクス 7 シリーズ FPGA は、アプリケーション固有のコンフィギュレーションデータ (ビッ

トストリーム) を内部メモリに読み込んでコンフィギュレーションを行います。コンフィギュレー

ションの方法は、7 シリーズ FPGA 自身が外部不揮発性メモリデバイスからビットストリームを読

み込む方法と、マイクロプロセッサ、 DSP プロセッサ、マイクロコントローラー、 PC、ボードテスターなどから読み込む方法があります。いずれの方法でも、コンフィギュレーションに使用する

データパスには大きく 2 つの種類があります。1 つはシリアルデータパスで、デバイスピン要件を

小限に抑えたい場合に使用します。もう 1 つは 8 ビット、 16 ビット、または 32 ビットのデータ

パスで、高性能、業界標準のインターフェイスへの接続に使用され、プロセッサや x8 または x16パラレルフラッシュメモリなどの外部データソースに理想的です。

プロセッサやプロセッサペリフェラルのように、ザイリンクス FPGA は、インシステムで必要に

応じて何度でも再プログラムできます。

ザイリンクス FPGA のコンフィギュレーションデータは CMOS コンフィギュレーションラッチ

(CCL) に格納されるため、いったん電源を切断するとコンフィギュレーションが必要です。ビット

ストリームは、毎回専用のコンフィギュレーションピンからデバイスに読み込まれます。これらの

コンフィギュレーションピンは、次のようなコンフィギュレーションモードでインターフェイス

として機能します。

• マスターシリアルコンフィギュレーションモード

• スレーブシリアルコンフィギュレーションモード

• マスター SelectMAP (パラレル) コンフィギュレーションモード (x8、 x16)

• スレーブ SelectMAP (パラレル) コンフィギュレーションモード (x8、 x16、 x32)

• JTAG/バウンダリスキャンコンフィギュレーションモード

• マスター SPI (シリアルペリフェラルインターフェイス) フラッシュコンフィギュレーション

モード (x1、 x2、 x4)

• マスター BPI (バイトペリフェラルインターフェイス) フラッシュコンフィギュレーション

モード、パラレル NOR フラッシュを使用 (x8、 x16)

コンフィギュレーションモードの詳細は、第 2 章「コンフィギュレーションインターフェイス」を

参照してください。

コンフィギュレーションモードは、専用モード入力ピン M[2:0] でレベルを設定して選択します。

M2、 M1、および M0 モードピンは、一定した DC 電圧レベルで設定する必要があります。これ




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は、プルアップまたはプルダウン抵抗 (1kΩ 以下) を使用するか、 GND または VCCO_0 に直接接続

して設定します。モードピンは、コンフィギュレーション中およびコンフィギュレーション後トグ

ルできません。モードピンの設定オプションは、第 2 章「コンフィギュレーションインターフェ

イス」を参照してください。

「マスター」および「スレーブ」という表現は、コンフィギュレーションクロック (CCLK) の方向

を示します。

• マスターコンフィギュレーションモードでは、 7 シリーズデバイスが内部オシレーターから

の CCLK を駆動します。周波数を選択するには、ビットストリームの -g ConfigRate オプ

ションを使用します。ISE Design Suite のこのオプションの詳細は、『ISE コマンドラインツー

ルユーザーガイド』 (UG628) の「BitGen」を参照してください。 Vivado Design Suite のこの

オプションの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』

(UG908) の「デバイスコンフィギュレーションビットストリーム設定」を参照してください。

コンフィギュレーション完了後は、PERSIST オプションを選択している場合または SEU 検出

機能を使用している場合を除き、 CCLK はオフになります。詳細は、第 6 章の「Persist オプ

ション」を参照してください。 CCLK ピンは弱いプルアップ抵抗によってトライステート状態

になります。

• スレーブコンフィギュレーションモードでは、 CCLK は入力です。

JTAG/バウンダリスキャンコンフィギュレーションインターフェイスは、モードピンの設定にか

かわらず、常に使用可能です。

7 シリーズ FPGA と旧世代 FPGA のコンフィギュレーションの違い

7 シリーズデバイスがサポートするコンフィギュレーションインターフェイスは、マスター

BPI-Down モードを除いて Virtex®-6 FPGA と同様です。マスター BPI-Down モードは 7 シリー

ズ FPGA ではサポートされていません。また、コンフィギュレーション時間を短縮するために一部

のコンフィギュレーションインターフェイスに次のような機能が追加されています。

• Spartan®-6 FPGA のマスター SPI コンフィギュレーションモードと同様、大 4 ビット幅の

データバスを使用した SPI フラッシュからの読み込みをサポートします。

注記 : 7 シリーズでは、x2 および x4 SPI データ幅をサポートするために DIN ピン機能が D01コンフィギュレーションデータバスピンと共用の多目的ピンに割り当てられています。これ

は、DIN が専用ピンであった Virtex-6 FPGA とは異なります。また、DIN が D0 コンフィギュ

レーションデータバスピンと共用の多目的ピンに割り当てられていた Spartan-6 FPGA とも

異なります。

• マスター SPI コンフィギュレーションモードで立ち下がりエッジでのデータクロッキングを

サポートします。これによりクロック周期をより効率的に利用してコンフィギュレーションを

短時間で完了できるようになります。

• マスター SPI コンフィギュレーションモードで 128Mb を超えるフラッシュメモリをサポー

トします。

• マスター BPI コンフィギュレーションモードで、 BPI (パラレル NOR) フラッシュからの読み

出し時に同期バースト読み出しモードをサポートします。 ADV_B ピンは Virtex-6 FPGA のBPI インターフェイスに対する新しいピンで、 BPI 同期読み出しモードに必要なアドレスの

ラッチをサポートします。

• AES 復号化機能が大 16 ビットのコンフィギュレーションデータバス幅をサポートします。

• Virtex-6 と比べると、 7 シリーズ FPGA の SelectMAP モードおよび ICAPE2 プリミティブに

は BUSY ピン/ポートがありません。 SelectMAP/ICAPE2 出力は確定的であるため、 7 シリー


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+ise;d=devref.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug908-vivado-programming-debugging.pdf



設計に関する考察事項

ズには BUSY は必要ありません (132 ページの「SelectMAP インターフェイスからコンフィ

ギュレーションレジスタへのアクセス」参照)。

• コンフィギュレーションおよびバウンダリスキャンコンポーネント (プリミティブ) の詳細

は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブ

ラリガイド』 (UG953) を参照してください。 7 シリーズのプリミティブ名の末尾には E2 が付

きますが、 Virtex-6 FPGA のプリミティブ名の末尾には _VIRTEX6 が付きます。

7 シリーズデバイスは、 3.3V、 2.5V、 1.8V、または 1.5V I/O のコンフィギュレーションインター

フェイスをサポートしています。コンフィギュレーションインターフェイスには、バンク 0 のJTAG ピン、バンク 0 の専用コンフィギュレーションピン、そして各コンフィギュレーションモー

ドに関係するバンク 14 およびバンク 15 のピンがあります。バンク 0、バンク 14、バンク 15 で適

正なコンフィギュレーションインターフェイス電圧をサポートするには、次の手順に従います。

• バンク 0、14、15 のコンフィギュレーションおよび JTAG I/O を 3.3V/2.5V に設定するにはコ

ンフィギュレーションバンク電圧セレクトピン (CFGBVS) を High (VCCO_0) にし、

1.8V/1.5V に設定する場合は Low (GND) にする必要があります。このピンを Low にして

1.8V/1.5V I/O 動作とする場合は、デバイスの損傷を防ぐためにバンク 0 に対する VCCO_0 の電源電圧および I/O 信号の電圧を 1.8V 以下にする必要があります。さらに、CFGBVS を Lowにした場合、バンク 14 および 15 にあり、コンフィギュレーションに使用されるすべての I/Oピンの電源電圧も 1.8V または 1.5V とし、これで動作させる必要があります。詳細は、35 ペー

ジの「コンフィギュレーションバンク電圧セレクト」を参照してください。

バンク 14 およびバンク 15 にある I/O の動作電圧はそれぞれ VCCO_14 および VCCO_15 電源によっ

て決まります。バンク 14 またはバンク 15 がコンフィギュレーションに使用される場合、それぞれ

のバンクの VCCO 電源はコンフィギュレーションインターフェイス全体で電圧の互換性が保たれ

るように、 VCCO_0 電圧と同じである必要があります。 CFGBVS を GND に接続して 1.8V/1.5VI/O 動作とし、バンク 14 およびバンク 15 でコンフィギュレーション I/O が使用されている場合は、

デバイスの損傷を防ぐためにバンク 14 またはバンク 15 に対する VCCO_14 または VCCO_15 とコンフィギュレーション信号の電圧を 1.8V または 1.5V とする必要があります。

大部分の 7 シリーズ FPGA は、旧世代 FPGA にも対応する ISE Design Suite と新しい VivadoDesign Suite の両方のツールでサポートされています。このユーザーガイドに記載されているユー

ザーオプションは通常、 ISE Design Suite ツールのオプション名を引用していますが、 VivadoDesign Suite でも同様のオプションが用意されています。たとえば、 ISE Design Suite では BitGenツールがビットストリームを生成します。 Vivado では、 WRITE_BITSTREAM の Tcl コマンドを

使用してビットストリームを生成できます。詳細は、次の資料を参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

注記 : BitGen のコマンドオプションは、 Vivado Design Suite の Tcl プロパティです。プロパティ

および値は、 UG908 の「付録 A : デバイスコンフィギュレーションビットストリーム設定」を参

照してください。


効率の良いシステムを構築するには、どの FPGA コンフィギュレーションモードがシステム要件

に合っているのかを検討することが重要です。いずれのコンフィギュレーションモードでも、コン

フィギュレーション専用の FPGA ピンだけでなくその他の多目的ピンも一時的にコンフィギュ

レーションに使用可能です。コンフィギュレーションが完了すると、これらの多目的ピンは汎用ピ

ンとなります。同様に、使用するコンフィギュレーションモードにより、 FPGA I/O バンクの電圧

が制限されることもあります。コンフィギュレーションオプションはいくつかあり、柔軟性があり


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug953-vivado-7series-libraries.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug835-vivado-tcl-commands.pdf




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ますが、各システムに適なソリューションがあるのが一般的です。適なコンフィギュレーショ

ンオプションを選択するには、全体的な設定、速度、コスト、複雑さといった要因を考慮する必要

があります。

コンフィギュレーションビットストリームの長さ

FPGA デザインをコンパイルするとビットストリームが生成されます。これをコンフィギュレー

ションインターフェイスから読み込むと、FPGA がそのデザインにコンフィギュレーションされま

す。ビットストリーム全体の長さは固定長で、各 FPGA のデバイスごとに決まっています。表 1-1に、 7 シリーズ FPGA のビットストリームの長さ、および各 7 シリーズデバイス固有の情報を示

します。





表 1-1 : ビットストリームの長さ

デバイス

コンフィギュレー

ションビットスト

リームの長さ (ビット )


ションフラッシュメモリの小サイズ

(Mb)

JTAG/デバイス IDCODE[31:0]

(16 進数)(1)

Production IDCODE

リビジョン

JTAG 命令長さ (ビット )

SLR (Super Logic

Region)

Artix-7 ファミリ

7A15T 17,536,096 32 X362E093 0 またはそれ以降 6 N/A

7A35T 17,536,096 32 X362D093 0 またはそれ以降 6 N/A

7A50T 17,536,096 32 X362C093 0 またはそれ以降 6 N/A

7A75T 30,606,304 32 X3632093 1 またはそれ以降 6 N/A

7A100T 30,606,304 32 X3631093 1 またはそれ以降 6 N/A

7A200T 77,845,216 128 X3636093 1 またはそれ以降 6 N/A

Kintex-7 ファミリ

7K70T 24,090,592 32 X3647093 0 またはそれ以降 6 N/A

7K160T 53,540,576 64 X364C093 0 またはそれ以降 6 N/A

7K325T 91,548,896 128 X3651093 4 またはそれ以降 6 N/A

7K355T 112,414,688 128 X3747093 0 またはそれ以降 6 N/A

7K410T 127,023,328 128 X3656093 1 またはそれ以降 6 N/A

7K420T 149,880,032 256 X3752093 2 またはそれ以降 6 N/A

7K480T 149,880,032 256 X3751093 2 またはそれ以降 6 N/A

Virtex-7 ファミリ

7V585T 161,398,880 256 X3671093 0 またはそれ以降 6 N/A

7V2000T 447,337,216 512 X36B3093(2) 2 またはそれ以降 24 4

7VX330T 111,238,240 128 X3667093 0 またはそれ以降 6 N/A

7VX415T 137,934,560 256 X3682093 3 またはそれ以降 6 N/A

7VX485T 162,187,488 256 X3687093 3 またはそれ以降 6 N/A

7VX550T 229,878,496 256 X3692093 3 またはそれ以降 6 N/A

7VX690T 229,878,496 256 X3691093 3 またはそれ以降 6 N/A

7VX980T 282,521,312 512 X3696093 0 またはそれ以降 6 N/A

7VX1140T 385,127,680 512 X36D5093 2 またはそれ以降 24 4

7VH580T 195,663,008 256 X36D9093 2 またはそれ以降 22 2

7VH870T 294,006,336 512 X36DB093 2 またはそれ以降 38 3

注記 :

1. JTAG IDCODE 値の「X」はリビジョンフィールド (IDCODE[31:28]) を示し、リビジョンによって異なります。

2. 7V2000T IDCODE には、リビジョンフィールドのほかに Don't Care ( 「X」 ) ビットが追加で含まれています。 Don't Care ビット位置を

含む完全なバイナリ値 IDCODE[31:0] は、 XXXX_0011_0110_1011_XX11_0000_1001_0011 です。




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FPGA コンフィギュレーションデータソース

ザイリンクス 7 シリーズ FPGA は柔軟性を大限に考慮して設計されています。コンフィギュレー

ションデータは、 FPGA 自身が不揮発性フラッシュメモリから読み込むことも、プロセッサやマ

イクロコントローラーなどの外部インテリジェントデバイスを使用して FPGA にダウンロードす

ることもできます。また、ホストコンピューターから FPGA の JTAG ポートにケーブルを接続し

てダウンロードすることもできます。

マスターモード

FPGA 自身がビットストリームを読み込むコンフィギュレーションモードを「マスター」モードと

総称し、データパスはシリアルまたはパラレルのどちらも使用できます。このモードでは、 FPGAコンフィギュレーションデータをさまざまなタイプの不揮発性メモリに格納します。マスターモー

ドでは、通常、コンフィギュレーションビットストリームは FPGA と同じボード上の外部不揮発

性メモリにあります。コンフィギュレーションロジックを駆動し、CCLK 出力ピンに出力されるコ

ンフィギュレーションクロック信号は、FPGA で内部オシレーターで生成されます。このコンフィ

ギュレーションプロセスは FPGA によって制御されます。

スレーブモード

FPGA のコンフィギュレーションを外部から制御するモードを「スレーブ」モードと総称します。

この場合も、データパスはシリアルまたはパラレルのどちらも使用できます。スレーブモードで

は、プロセッサ、マイクロコントローラー、 DSP プロセッサ、テスターなどの外部インテリジェン

トデバイスを使用し、FPGA にコンフィギュレーションイメージをダウンロードします (図 1-1 参照)。このコンフィギュレーションの利点は、FPGA ビットストリームをシステムのほぼどこにでも

格納できることです。たとえば、オンボードのフラッシュメモリにプロセッサのコードと一緒に格

納することもできます。また、ハードディスクに保存したり、ネットワークやブリッジ接続を使用

してネットワーク上に保存することも可能です。





スレーブシリアルモードは、クロックとシリアルデータ入力のみで構成される非常に単純なモー

ドです。JTAG モードも単純なシリアルコンフィギュレーションモードで、プロトタイプの作成や

ボード検証に使用されます。スレーブ SelectMAP モードは、単純な x8、 x16、または 32 ビット幅

のプロセッサペリフェラルインターフェイスで、チップセレクト入力と読み出し /書き込み制御入

力を含みます。

JTAG 接続

4 ピンの JTAG インターフェイスは、オンボードテスターとデバッグ用ハードウェアによく使用さ

れます。 7 シリーズ FPGA に対応した下記のザイリンクスプログラミングケーブルも、プロトタ

イプダウンロードおよびデバッグ用に JTAG インターフェイスを使用します。終的にアプリケー

ションで使用するコンフィギュレーションモードにかかわらず、JTAG コンフィギュレーションパスを含めておくとデザイン開発が容易になります。第 3 章「バウンダリスキャンおよび JTAG コンフィギュレーション」も参照してください。

• プラットフォームケーブル USB IIhttp://japan.xilinx.com/products/devkits/HW-USB-II-G.htm

基本的なコンフィギュレーションソリューション

基本的なコンフィギュレーションソリューションでは、 FPGA 自身が電源投入時にフラッシュメモリデバイスからビットストリームを自動的に読み込みます。 FPGA には SPI (シリアルペリフェ

ラルインターフェイス) があり、これを利用して標準の SPI フラッシュデバイスからビットスト

リームを読み込みます。

ISE® に含まれる iMPACT ツールは、一部の SPI フラッシュメモリに対するプログラムが可能で

す。 iMPACT ツールは標準の JTAG インターフェイスを利用して FPGA と通信し、 FPGA を通じ

て間接的に SPI フラッシュをプログラムします。詳細は、『SPI フラッシュを使用した 7 シリーズ

X-Ref Target - Figure 1-1

図 1-1 : スレーブコンフィギュレーションモード

DIN

CCLK

SERIAL_DATA

CLOCK

7 Series FPGA

7 Series FPGA

7 Series FPGAProcessor,

Microcontroller

TDI

TMS

DATA_OUT

CLOCK

JTAG Tester, Processor,

Microcontroller

TCK

TDO

MODE_SELECT

DATA_IN

D

RDWR_B

CCLK

CSI_B

DATA

SELECT

READ/WRITE

CLOCK

Processor,Microcontroller

(c) Slave SelectMAP Mode

8, 16, 32

(a) Slave Serial Mode

(b) JTAG ModeUG470_c1_01_070110

Serial Byte-Wide

[7:0][15:0][31:0]

[7:0][15:0][31:0]


http://japan.xilinx.com/products/devkits/HW-USB-II-G.htm



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FPGA のコンフィギュレーション』 (XAPP586) を参照してください。同じような機能が Vivado デバイスプログラマで提供されています。

低コスト重視のコンフィギュレーションソリューション

どのコンフィギュレーション方法がも低コストになるかは、アプリケーションによって異なり

ます。

• システムに使用可能な不揮発性メモリが既にある場合、ビットストリームイメージをシステム

メモリに格納できます。また、ハードドライブに保存したり、ネットワーク接続を介してダウ

ンロードできます。その際には、ダウンロードモードをマスター BPI モードとスレーブシリ

アルモード、または JTAG コンフィギュレーションモードとバウンダリスキャンのいずれか

にする必要があります。

• アプリケーションで不揮発性メモリが必要な場合、メモリは統合可能です。たとえば、 FPGAコンフィギュレーションビットストリームはボードのプロセッサコードと共に格納できます。

使用するプロセッサが FPGA にエンベデッドされている MicroBlaze™ の場合、 FPGA コン

フィギュレーションデータと MicroBlaze プロセッサのコードを同じ不揮発性メモリデバイ

スに格納できます。

高速動作を重視したオプション

アプリケーションによっては、ロジックを短時間で動作可能にする必要があります。 FPGA のコン

フィギュレーション時間は、各モードや方法によって異なります。コンフィギュレーション時間と

は、コンフィギュレーション自体にかかる時間と初期化に必要な時間を合計したもので、デバイス

のサイズおよびコンフィギュレーションロジックの速度に依存します。

• 同一クロック周波数で比較すると、パラレルコンフィギュレーションモードは一度に 8 ビッ

ト、 16 ビット、または 32 ビットをプログラムするため、シリアルモードよりも高速です。

• デイジーチェーン接続した複数の FPGA をコンフィギュレーションするより、 1 つの FPGAをコンフィギュレーションする方が短時間ですみます。複数の FPGA を使用したデザインでコ

ンフィギュレーション時間を短縮するには、個々の FPGA を並列にコンフィギュレーションす

る必要があります。

• マスターモードでは、 FPGA がコンフィギュレーションクロックを内部で生成し、 CCLK ピンに送信します。デフォルトでは、 CCLK の周波数は低く設定されていますが、ビットスト

リームオプションの設定によって内部生成の CCLK の周波数を高くしたり、あるいは CCLKのソースを EMCCLK ピンからの外部クロックソースに切り替えたりできます。サポートされ

る大 CCLK 周波数は、接続されている不揮発性メモリの読み出し速度の仕様に依存します。

高速なメモリを使用すると、より高速なコンフィギュレーションが可能です。 CCLK のソース

に内部オシレーターを使用している場合、出力周波数はプロセス、電圧、温度によって変動し

ます。クロックソースに EMCCLK を使用すると高精度な外部クロックソースを利用できる

ため、適なコンフィギュレーションの性能を得ることができます。

• スレーブモードでもマスターモードでも、EMCCLK を使用するとタイミング要件の厳しい高

速クロックでの動作も可能になります。

不正な複製から FPGA ビットストリームを保護する

プロセッサコードと同様に、 FPGA の機能を定義するビットストリームは電源投入時に FPGA に読み込まれます。このため、他企業がこのビットストリームを入手してデザインを不正に複製して

しまう可能性もあります。


http://japan.xilinx.com/support/documentation/application_notes/j_xapp586-spi-flash.pdf

http://japan.xilinx.com/microblaze



コンフィギュレーション方法を決定する要素

プロセッサのように、 FPGA ビットストリームとその中に埋め込まれている IP コアを保護する方

法はいくつかあります。も強力な方法は、バックアップバッテリ付き SRAM キー利用の AESと、 eFUSE キー利用の AES です。これ以外の方法として、低レベルのセキュリティおよび DeviceDNA を使用する「デバイス認証」があります。デバイス認証の詳細は、第 5 章「コンフィギュレー

ションの詳細」を参照してください。 7 シリーズデバイスには、オンチップ AES (AdvancedEncryption Standard) 復号化ロジックがあり、デザインを高度なセキュリティで保護します。詳細

は、第 5 章「コンフィギュレーションの詳細」の「ビットストリーム暗号化」を参照してください。

同じコンフィギュレーションビットストリームを複数の FPGA に読み込む

通常、システム内では 1 つの FPGA に 1 つのコンフィギュレーションビットストリームイメージ

があります。コンフィギュレーションデイジーチェーンを利用すると、 1 つのコンフィギュレー

ションフラッシュメモリに複数の異なる FPGA ビットストリームイメージを格納できます。しか

し、アプリケーションにあるすべての FPGA のパーツ番号とビットストリームが同じ場合、ビット

ストリームイメージは 1 つだけでかまいません。また、同じビットストリームを、複数の同一 FPGAに読み込むことができる連結コンフィギュレーションもあります。このような連結コンフィギュ

レーションは、スレーブシリアルモードまたはスレーブ SelectMAP モードでのみサポートされて

います (第 9 章「複数 FPGA のコンフィギュレーション」参照)。

コンフィギュレーション方法を決定する要素

システムに適なコンフィギュレーションソリューションを決定する要素は多数あり、また、考慮

すべき詳細も数多くあります。設計段階の終盤になって問題が生じることのないよう、コンフィギュ

レーション方法は慎重に選択する必要があります。

特に、コンフィギュレーション専用ピンとコンフィギュレーション後に再利用可能なピンの違いを

理解しておくことが必要です。詳細は、第 5 章「コンフィギュレーションの詳細」を参照してくだ

さい。

また、データファイル形式およびビットストリームのサイズも考慮する必要があります。ビットス

トリームのサイズはデバイスサイズによって異なり、ビットストリームもいくつかの形式で生成で

きます。

FPGA のコンフィギュレーションプロセスには多くの手順が含まれます。また、 1 つの手順は複数

の連続したイベント (シーケンス) で構成されることがほとんどです。たとえば、初に実行する手

順は複数の電源に対するパワーアップシーケンスです。全体的なコンフィギュレーション時間を把

握するには、これら手順の 1 つ 1 つにかかる時間を求める必要があります。 Vivado ツールは、コ

ンフィギュレーション時間の概算に使用可能な Tcl コマンド、 CALC_CONFIG_TIME を提供しま

す。使用法を確認するには、 help calc_config_time を利用してください。

詳細は、第 5 章「コンフィギュレーションの詳細」を参照してください。

スタックドシリコンインターコネクト (SSI)表 1-1 に示す、 2 つ以上の SLR (Super Logic Region) を使用するデバイスはスタックドシリコン

インターコネクト (SSI) テクノロジを採用しています。このテクノロジを用いた Virtex-7 FPGA も、

7 シリーズのモノリシックデバイスと同じコンフィギュレーションモードをサポートします。

グローバルコンフィギュレーション機能は、SSI デバイスのマスター SLR (Super Logic Region) からデフォルトで制御されるようになっています。表 1-2 に示すとおり、 SSI デバイスの SPI コン

フィギュレーションでは ICAP の読み出し /書き込みアクセスは制限されます。




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SSI デバイスの JTAG コンフィギュレーションは、 iMPACT のみを介してサポートされるか、ある

いは JTAG ケーブル接続または SVF (Serial Vector Fromat) ファイルのいずれかを使用する Vivadoデバイスプログラマを介してサポートされます。

第 6 章「リードバックおよびコンフィギュレーションの検証」 (表 6-1 ～表 6-5) および第 7 章「リ

コンフィギュレーションおよびマルチブート」 (表 7-1、表 7-6、表 7-7) に示したコマンドシーケ

ンスの例はモノリシックな 7 シリーズデバイスに対応するもので、SSI デバイスには対応していま

せん。

SSI テクノロジの詳細は、『ザイリンクスのスタックドシリコンインターコネクトテクノロジで飛

躍的な FPGA 容量、帯域幅、電力効率を実現』 (WP380) を参照してください。

表 1-2 : コンフィギュレーションメモリへの ICAP のアクセス

デバイスタイプコンフィギュレーション

モード

コンフィギュレーションメモリへの ICAP のアクセス

モノリシックデバ

イスすべてのモードデバイス全体

SSI デバイス

マスター SLR ICAP スレーブ SLR ICAP

SPI x1マスター SLR のみ(1)

スレーブ SLR

SPI x2、 SPI x4 N/A(2)

その他すべてのモードデバイス全体スレーブ SLR

注記 :

1. SPI モードでのコンフィギュレーション時、マスター ICAP はスレーブ SLR のコンフィギュレーションメモリにアクセスできません。したがって、パーシャルリコンフィギュレーションでは SPI x1 コンフィギュ

レーションモードでローカル SLR にある ICAP を使用する必要があります。

2. SPI x2 または SPI x4 モードでのコンフィギュレーション時、スレーブ SLR の ICAP は使用できません。

したがって、パーシャルリコンフィギュレーションはマスター SLR に制限され、 SEM IP (誤り訂正) はサ

ポートされません。


http://japan.xilinx.com/support/documentation/white_papers/j_wp380_Stacked_Silicon_Interconnect_Technology.pdf



コンフィギュレーションのデバッグ

コンフィギュレーションのデバッグ

ここで説明するプラクティスは、コンフィギュレーションソリューションの実行時に問題に直面し

た場合のデバッグや解決となります。完全なデバッグを実行する前に、ビットストリームのデフォ

ルト (カウンターや LED など) を使用して簡単なデザインを作成し、テストしてください。簡単な

デザインをテストすることによって、高度なビットストリーム設定またはボードインターフェイス

で生じる可能性がある問題を除外できます。フラッシュメモリからではなく JTAG を使用するな

ど、異なる方法を用いてコンフィギュレーションを試し、問題がコンフィギュレーションモード固

有のものかどうかを確認します。さらに情報が必要な場合は、ザイリンクスコンフィギュレーショ

ンソリューションセンター japan.xilinx.com/support/answers/34904.htm を参照してください。

INIT_B と DONE の 2 つがも重要なコンフィギュレーション信号で、これらを LED ドライバー

に接続します。 INIT_B が Low から High にパルスされると、電源投入時の初期化が完了したこと

を示します。コンフィギュレーション中の INIT_B 信号の立ち下がりエッジは、 FPGA デバイスで

ビットストリームの CRC エラーが確認されたことを示します。コンフィギュレーションおよびそ

の他のピンに関する推奨事項は、『7 シリーズ回路図デザインのチェックリスト』 (XMP277) を参照

してください。コンフィギュレーションが正しく完了しなかった場合、ステータスレジスタがその

原因となるエラーについて重要な情報を示します。 JTAG のリードバック /検証で、目的のコンフィ

ギュレーションデータがデバイスに正しく読み込まれたかどうかを判断できます。

コンフィギュレーションシミュレーションモデル (SIM_CONFIG) を使用すると、サポート対象の

コンフィギュレーションインターフェイスのシミュレーションが可能です。このモデルは、サポー

トされるデバイスがコンフィギュレーションインターフェイスのスティミュラスに対してどのよ

うに反応するかを示します。詳細は、『合成/シミュレーションデザインガイド』 (UG626) を参照し

てください。


japan.xilinx.com/support/answers/34904.htm

https://secure.xilinx.com/webreg/clickthrough.do?cid=198776&license=RefDesLicense&filename=xmp277-7series-schematic-review-recommendations.zip&languageID=1

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+ise;d=sim.pdf



UG470 (v1.9) 2014 年 11 月 14 日





第 2 章

コンフィギュレーションインターフェイス

ザイリンクス 7 シリーズデバイスには 5 種類のコンフィギュレーションインターフェイスがあり

ます。表 2-1 に示すように、各インターフェイスは 1 つ以上のコンフィギュレーションモードおよ

びバス幅に対応します。インターフェイスのタイミング情報の詳細は、各 7 シリーズ FPGA データ

シートを参照してください。コンフィギュレーションのタイミングは、 CCLK が内部で生成される

マスターモードでも CCLK ピンに対するものです。

コンフィギュレーションピン

各コンフィギュレーションモードでは複数のインターフェイスピンを使用します。これらのピン

は、 7 シリーズ FPGA の複数の I/O バンクにまたがる場合があります。バンク 0 には専用のコン

フィギュレーションピンが含まれ、これはすべてのコンフィギュレーションインターフェイスで

使用されます。特定のコンフィギュレーションモードでは、バンク 14 とバンク 15 に含まれる多

目的ピンをコンフィギュレーションに使用します。 7 シリーズ FPGA のデータシートには、 3.3V、

2.5V、 1.8V、または 1.5V で動作するバンクにあるコンフィギュレーションピンのスイッチ特性が

記載されています。

JTAG および専用コンフィギュレーションのピンはすべて 1 つの専用バンクにあり、専用の電源電

圧 (VCCO_0) が供給されます。多目的ピンはバンク 14 とバンク 15 にあります。

専用入力ピンはすべて、 VCCO_0 LVCMOS レベル (LVCMOS18、 LVCMOS25、または

LVCMOS33) で動作します。アクティブな専用出力ピンはすべて、 LVCMOS、 12mA 駆動能力、

Fast スルーレートに設定されて VCCO_0 電圧レベルで動作します。多目的 I/O を使用するモード

では、関連する VCCO_14 または VCCO_15 をデバイスコンフィギュレーションの I/O 規格に一

表 2-1 : 7 シリーズ FPGA のコンフィギュレーションモード

コンフィギュレーションモード M[2:0] バス幅 CCLK の方向

マスターシリアル 000 x1 出力

マスター SPI 001 x1、 x2、 x4 出力

マスター BPI 010 x8、 x16 出力

マスター SelectMAP 100 x8、 x16 出力

JTAG 101 x1 該当なし

スレーブ SelectMAP 110 x8、 x16、 x32(1) 入力

スレーブシリアル(2) 111 x1 入力

注記 :

1. スレーブ SelectMAP の x16 および x32 バス幅では、ビットストリームの AES 暗号化はサポートされて

いません。

2. モードピンには内部プルアップ抵抗があるため、これがデフォルトの設定となります。




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致する電圧に接続する必要があります。また、コンフィギュレーション実行中の多目的ピンは、

LVCMOS、 12mA 駆動能力、 Fast スルーレートです。 Persist モードを使用すると (132 ページの

「Persist オプション」参照)、コンフィギュレーション後も選択したコンフィギュレーションモード

の多目的 I/O はアクティブな状態を維持します。この際、汎用 I/O はデフォルトの I/O 規格である

LVCMOS、 12mA 駆動能力、スルーレートとなります。

表 2-2 と表 2-3 に、各コンフィギュレーションモードで使用するピンと、そのピンが属する I/O バンクの一覧を示します。

表 2-2 : コンフィギュレーションモードとピンの対応表 (前半)

ピン名

バン

ク

JTAG(専用の場合)

スレーブシリアル

マスターシリアル

マスター SPI

x1 x2 x4

CFGBVS 0 CFGBVS CFGBVS CFGBVS CFGBVS CFGBVS CFGBVS

M[2:0] 0 M[2:0]=101 M[2:0]=111 M[2:0]=000 M[2:0]=001 M[2:0]=001 M[2:0]=001

TCK 0 TCK TCK TCK TCK TCK TCK

TMS 0 TMS TMS TMS TMS TMS TMS

TDI 0 TDI TDI TDI TDI TDI TDI

TDO 0 TDO TDO TDO TDO TDO TDO

PROGRAM_B 0 PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B

INIT_B 0 INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B

DONE 0 DONE DONE DONE DONE DONE DONE

CCLK 0 CCLK CCLK CCLK CCLK CCLK CCLK

PUDC_B(1) 14 PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1)

EMCCLK(2) 14 – – EMCCLK(2) EMCCLK(2) EMCCLK(2) EMCCLK(2)

CSI_B 14 – – – – – –

DOUT_CSO_B(3)(4) 14 – [DOUT](3) [DOUT](3) [DOUT](3) – –

RDWR_B 14 – – – – – –

FCS_B 14 – – – FCS_B FCS_B FCS_B

D00_MOSI 14 – – – MOSI MOSI/D00 MOSI/D00

D01_DIN 14 – DIN DIN DIN DIN/D01 DIN/D01

D02 14 – – – – – D02

D03 14 – – – – – D03

D[04-07] 14 – – – – – –

D[08-15] 14 – – – – – –

A[00-15]_D[16-31] 14 – – – – – –

A[16-28] 15 – – – – – –

FOE_B 15 – – – – – –

FWE_B 15 – – – – – –

ADV_B 15 – – – – – –





RS0、 RS1(5) 15 RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5)

注記 : 1. PUDC_B はコンフィギュレーション中に特別な機能を実行しますが、すべてのコンフィギュレーションインターフェイスから独立して

いるため、 PUDC_B の電圧は同じコンフィギュレーションインターフェイスのほかのピンと互換である必要はありません。

2. EMCCLK は、ExtMasterCclk_en オプションで EMCCLK をマスターコンフィギュレーションモードの外部クロック入力に設定した場

合のみ使用します。

3. DOUT は、デイジーチェーンのシリアルコンフィギュレーションで下位の FPGA にデータを出力する場合 (または DebugBitstream オプションを指定した場合) にのみ使用します。それ以外の場合はハイインピーダンスです。

4. CSO_B は、デイジーチェーンのパラレルコンフィギュレーションで下位のデバイスにチップイネーブル信号を出力する場合のみ使用

します。それ以外の場合はハイインピーダンスです。

5. RS0 と RS1 はマルチブートイベントが開始された場合、または ConfigFallback オプションを有効にしてフォールバックイベントが発

生した場合のみ駆動されます。それ以外の場合は、両者ともハイインピーダンスです。

6. 空欄のセルは、該当するコンフィギュレーションモードでそのピンが使用されないことを示しています。これらは無視され、コンフィ

ギュレーション中はハイインピーダンスとなります。

表 2-2 : コンフィギュレーションモードとピンの対応表 (前半) (続き)

ピン名

バン

ク

JTAG(専用の場合)

スレーブシリアル

マスターシリアル

マスター SPI

x1 x2 x4

表 2-3 : コンフィギュレーションモードとピンの対応表 (後半)

ピン名

バン

ク

マスター SelectMAP スレーブ SelectMAP マスター BPI

x8 x16 x8 x16 x32 x8 x16

CFGBVS 0 CFGBVS CFGBVS CFGBVS CFGBVS CFGBVS CFGBVS CFGBVS

M[2:0] 0 M[2:0]=100 M[2:0]=100 M[2:0]=110 M[2:0]=110 M[2:0]=110 M[2:0]=010 M[2:0]=010

TCK 0 TCK TCK TCK TCK TCK TCK TCK

TMS 0 TMS TMS TMS TMS TMS TMS TMS

TDI 0 TDI TDI TDI TDI TDI TDI TDI

TDO 0 TDO TDO TDO TDO TDO TDO TDO

PROGRAM_B 0 PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B PROGRAM_B

INIT_B 0 INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B INIT_B

DONE 0 DONE DONE DONE DONE DONE DONE DONE

CCLK 0 CCLK CCLK CCLK CCLK CCLK

PUDC_B(1) 14 PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1) PUDC_B(1)

EMCCLK(2) 14 EMCCLK(2) EMCCLK(2) – – – EMCCLK(2) EMCCLK(2)

CSI_B 14 CSI_B CSI_B CSI_B CSI_B CSI_B – –

DOUT_CSO_B(3)(4) 14 [CSO_B](4) [CSO_B](4) [CSO_B](4) [CSO_B](4) [CSO_B](4) [CSO_B](4) [CSO_B](4)

RDWR_B 14 RDWR_B RDWR_B RDWR_B RDWR_B RDWR_B – –

FCS_B 14 – – – – – FCS_B FCS_B

D00_MOSI 14 D00 D00 D00 D00 D00 D00 D00

D01_DIN 14 D01 D01 D01 D01 D01 D01 D01

D02 14 D02 D02 D02 D02 D02 D02 D02

D03 14 D03 D03 D03 D03 D03 D03 D03

D[04-07] 14 D[04-07] D[04-07] D[04-07] D[04-07] D[04-07] D[04-07] D[04-07]

D[08-15] 14 – D[08-15] – D[08-15] D[08-15] – D[08-15]

A[00-15]_D[16-31] 14 – – – D[16-31] A[00-15] A[00-15]

A[16-28] 15 – – – A[16-28] A[16-28]




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FOE_B 15 – – – FOE_B FOE_B

FWE_B 15 – – – FWE_B FWE_B

ADV_B 15 – – – ADV_B ADV_B

RS0、 RS1(5) 15 RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5) RS0、 RS1(5)

注記 : 1. PUDC_B はコンフィギュレーション中に特別な機能を実行しますが、すべてのコンフィギュレーションインターフェイスから独立しているため、PUDC_B

の電圧は同じコンフィギュレーションインターフェイスのほかのピンと互換である必要はありません。

2. EMCCLK は、BitGen の ExtMasterCclk_en オプションで EMCCLK をマスターコンフィギュレーションモードの外部クロック入力に設定した場合のみ使

用します。

3. DOUT は、デイジーチェーンのシリアルコンフィギュレーションで下位の FPGA にデータを出力する場合 (または BitGen の DebugBitstream オプション

を指定した場合) にのみ使用します。それ以外の場合はハイインピーダンスです。

4. CSO_B は、デイジーチェーンのパラレルコンフィギュレーションで下位のデバイスにチップイネーブル信号を出力する場合のみ使用します。それ以外の

場合はハイインピーダンスです。

5. RS0 と RS1 はマルチブートイベントが開始された場合、または BitGen の ConfigFallback オプションを有効にしてフォールバックイベントが発生した場

合のみ駆動されます。それ以外の場合は、両者ともハイインピーダンスです。

6. 空欄のセルは、該当するコンフィギュレーションモードでそのピンが使用されないことを示しています。これらは無視され、コンフィギュレーション中は

ハイインピーダンスとなります。

表 2-3 : コンフィギュレーションモードとピンの対応表 (後半) (続き)

ピン名

バン

ク

マスター SelectMAP スレーブ SelectMAP マスター BPI

x8 x16 x8 x16 x32 x8 x16





各コンフィギュレーションピンの定義を、表 2-4 にまとめます。

表 2-4 : コンフィギュレーションピンの定義

ピン名バンク (1) タイプ方向説明

CFGBVS 0 専用入力

コンフィギュレーションバンク電圧の選択

Artix-7 および Kintex-7 ファミリの場合、CFGBVS は、コンフィギュ

レーション専用バンク 0 とバンク 14 および 15 にある多目的コン

フィギュレーションピンの I/O 電圧動作範囲と電圧耐性を決定しま

す。すべての 7 シリーズデバイスで、コンフィギュレーション専用

バンク 0 の動作電圧は常に CFGBVS によって決まります。多目的コ

ンフィギュレーションバンク 14 および 15 の動作電圧は、コンフィ

ギュレーション中のみ、 CFGBVS によって決まります。

CFGBVS はバンク電圧の要件に従って High または Low に接続して

ください。バンク 0 の VCCO_0 電源に 2.5V または 3.3V が供給され

ている場合は、CFGBVS ピンを High (つまり VCCO_0) に接続する必

要があります。バンク 0 の VCCO_0 が 1.8V 以下の場合のみ、

CFGBVS を Low (つまり GND) に接続してください。コンフィギュ

レーション中に使用する場合、バンク 14 および 15 はバンク 0 に接

続される VCCO レベルに一致する必要があります。

注意 : デバイスの損傷を防ぐため、 CFGBVS は必ず VCCO_0 または GND のいずれかに正しく接続してください。詳細は、

35 ページの「コンフィギュレーションバンク電圧セレクト」を

参照してください。

注記 : Virtex-7 HT デバイスでは CFGBVS ピンを利用できませ

ん。 Virtex-7 HT デバイスはバンク 0 の 1.8V/1.5V 動作しかサ

ポートしていません。

M[2:0] 0 専用入力

コンフィギュレーションモード

M[2:0] はコンフィギュレーションモードを決定します。モードの設

定については、 25 ページの表 2-3 を参照してください。各モードピンを直接、または 1kΩ 以下の抵抗を介して VCCO_0 または GND に接続してください。

TCK 0 専用入力

IEEE Std 1149.1 (JTAG) テストクロック

JTAG チェーン上のすべてのデバイスに対するクロックです。ザイリ

ンクスケーブルヘッダーの TCK ピンに接続します。クリティカル

なクロック信号であるため、複数のデバイスを JTAG チェーンで接

続する場合は、必要に応じてケーブルヘッダーのこの信号をバッ

ファリングしてください。バッファリングする場合は、バッファー入

力を外部の弱いプルアップ抵抗 (10kΩ など) に接続し、ケーブルが接

続されていない場合も有効な High を維持するようにしてください。




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TMS 0 専用入力

JTAG テストモードセレクト

JTAG チェーン上のすべてのデバイスに対するモードセレクト信号

です。ザイリンクスケーブルヘッダーの TMS ピンに接続します。複

数のデバイスを JTAG チェーンで接続する場合は、必要に応じてケー

ブルヘッダーのこの信号をバッファリングしてください。バッファ

リングする場合は、バッファー入力を外部の弱いプルアップ抵抗

(10kΩ など) に接続し、ケーブルが接続されていない場合も有効な

High を維持するようにしてください。

TDI 0 専用入力

JTAG テストデータ入力

JTAG チェーンのシリアルデータ入力です。デバイスが 1 つしかな

い場合、または JTAG チェーンの初のデバイスの場合は、ザイリ

ンクスケーブルヘッダーの TDI ピンに接続します。それ以外の場合

(FPGA が JTAG チェーンの初のデバイスでない場合) は、JTAG スキャンチェーンの上位 JTAG デバイスの TDO ピンに接続してくだ

さい。

TDO 0 専用出力

JTAG テストデータ出力

JTAG チェーンのシリアルデータ出力です。デバイスが 1 つしかな

い場合、または JTAG チェーンの後のデバイスの場合は、ザイリ

ンクスケーブルヘッダーの TDO ピンに接続します。それ以外の場

合 (JTAG チェーンの後の FPGA デバイスでない場合) は、 JTAGスキャンチェーンの下位 JTAG デバイスの TDI ピンに接続してくだ

さい。

PROGRAM_B

0 専用入力

プログラム (負論理)

コンフィギュレーションロジックに対する、アクティブ Low のリ

セット信号です。この信号を Low にすると FPGA コンフィギュレー

ションがクリアされ、新しいコンフィギュレーションシーケンスが

開始します。コンフィギュレーションのリセットは立ち下がりエッジ

で開始され、コンフィギュレーション (すなわちプログラミング)シーケンスが次の立ち上がりエッジで開始します。

PROGRAM_B は 4.7kΩ 以下の外部プルアップ抵抗を介して

VCCO_0 に接続し、安定的に High を入力するようにしてください。

GND 接続に切り替えるプッシュボタンを用意して、手動でコンフィ

ギュレーションリセットを実行できるようにしておくことを推奨し

ます。

注記 : 電源投入から PROGRAM_B を Low に保持すると、FPGA のコンフィギュレーションがリセットに保たれません。代わりに、

INIT_B を使用して電源投入後に実行されるコンフィギュレーショ

ンシーケンスの開始を遅らせることができます。

表 2-4 : コンフィギュレーションピンの定義 (続き)






INIT_B 0 専用

双方向

(オープンドレイン)

初期化 (負論理)

アクティブ Low の FPGA 初期化ピンまたはコンフィギュレーショ

ンエラー信号です。 FPGA がコンフィギュレーションリセット状態

にある場合や、コンフィギュレーションメモリを初期化 (クリア) 中の場合、またはコンフィギュレーションエラーを検出した場合に、こ

のピンを Low に駆動します。FPGA の初期化プロセスが完了すると、

INIT_B はハイインピーダンスとなります。この時点で INIT_B がHigh になるように外部プルアップ抵抗を接続してください。電源投

入時に INIT_B を外部から Low に保持すると、初期化プロセスが完

了した後もコンフィギュレーションシーケンスの開始を遅らせるこ

とができます。初期化プロセス完了後、 INIT_B 入力で High が検出

されると FPGA は M[2:0] ピンの設定に従って残りのコンフィギュ

レーションシーケンスを実行します。

4.7kΩ 以下のプルアップ抵抗を介して VCCO_0 に接続し、 Low から

High へ確実に遷移するようにしてください。

DONE 0 専用双方向

完了

DONE ピンが High になると、コンフィギュレーションシーケンス

が完了したことを表します。 DONE 出力はオープンドレイン出力で

す。

注記 : DONE には約 10kΩ の内部プルアップ抵抗があります。DONEレジスタにはセットアップ/ホールドの条件はありません。これらの

変更点に加え、 DonePipe レジスタのオプションがデフォルトで有効

になっているため、 DriveDONE のドライバーオプションは不要で

す。 330Ω の外付け抵抗回路は必要ありませんが、旧世代デバイスと

同様に使用できます。

CCLK 0 専用

入力

または

出力

コンフィギュレーションクロック

JTAG モードを除くすべてのモードで、 CCLK は同期 FPGA コン

フィギュレーションシーケンスの基準クロックとなります。

• スレーブモードの場合 : CCLK は入力で、外部クロックソースに

接続する必要があります。

• マスターモードの場合 : FPGA がコンフィギュレーションクロッ

クソースとなり、 CCLK を出力として駆動します。

• JTAG モードの場合 : CCLK はハイインピーダンスであり、未接

続のままでもかまいません。

注記 : CCLK はクリティカルなクロック信号のため、シグナルイン

テグリティが重要です (詳細は、ザイリンクスウェブサイトのシグ

ナルインテグリティのページ参照)。



http://japan.xilinx.com/products/design_resources/signal_integrity/resource/resources.htm

http://japan.xilinx.com/products/design_resources/signal_integrity/resource/resources.htm




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PUDC_B 14 多目的入力

コンフィギュレーション中のプルアップ (負論理)

電源投入後およびコンフィギュレーション中に SelectIO ピンの内部

プルアップ抵抗を有効にするアクティブ Low の入力信号です。

• Low にすると、各 SelectIO ピンの内部プルアップ抵抗が有効にな

ります。

• High にすると、各 SelectIO ピンの内部プルアップ抵抗が無効に

なります。

PUDC_B を直接、または 1kΩ 以下の抵抗を介して VCCO_14 または

GND に接続してください。

注意 : コンフィギュレーション前およびコンフィギュレーショ

ン中は、このピンをフロートにしないでください。

EMCCLK 14 多目的入力

外部マスターコンフィギュレーションクロック

マスターモードで内部コンフィギュレーションオシレーターの代わ

りにコンフィギュレーションロジックのクロックソースとなるオプ

ションの外部クロック入力です。詳細は、 39 ページの「Vivado ツー

ルでコンフィギュレーションオプションを設定する」を参照してく

ださい。

• マスターモードの場合 : FPGA は内部コンフィギュレーションエンジンのクロックソースを内部オシレーターから EMCCLK に切

り替えることができます。 EMCCLK の周波数はビットストリー

ム設定 (ExtMasterCclk_en) で分周してから、マスター CCLK 信号として出力できます。

• JTAG およびスレーブモードの場合 : EMCCLK は無視されるた

め、未接続のままでもかまいません。

CSI_B 14 多目的入力

チップセレクト入力 (負論理)

FPGA の SelectMAP コンフィギュレーションインターフェイスを

有効にするアクティブ Low の入力です。

• マスター SelectMAP モードの場合 : CSI_B を直接、または 1kΩ以下の抵抗を介して GND に接続してください。

• スレーブ SelectMAP モードの場合 : 外部コンフィギュレーション

コントローラーで CSI_B を制御し、SelectMAP バス上でアクティ

ブにする FPGA を選択します。または、デイジーチェーンのパラ

レルコンフィギュレーションでは上位 FPGA の CSO_B ピンに接

続します。

• その他のモードの場合 : CSI_B は無視されるため、未接続のまま

でもかまいません。







CSO_B 14 多目的

出力

(オープンドレイン)

チップセレクト出力 (負論理)

アクティブ Low のオープンドレイン出力で、 Low 駆動するとデイ

ジーチェーンのパラレルコンフィギュレーションで下位 FPGA のス

レーブ SelectMAP コンフィギュレーションインターフェイスが有

効になります。

• BPI (非同期読み出し専用) および SelectMAP モードの場合 : デイ

ジーチェーンのパラレルコンフィギュレーションで、チェーンの

下位にデバイスが接続されている場合は 330Ω の外部プルアップ

抵抗を介して VCCO_14 に接続すると共に、下位デバイスの CSI_B入力にも接続してください。それ以外の場合はハイインピーダン

スです。

• シリアルモードの場合 : 多目的ピンの CSO_B は、 DOUT ピンと

して機能します。この表の DOUT の欄を参照してください。

• その他のモードの場合 : CSO_B はハイインピーダンスであり、未

接続のままでもかまいません。

DOUT 14 多目的出力

データ出力

DOUT は、デイジーチェーンのシリアルコンフィギュレーションで

データ出力として使用します。

• シリアル、直列および SPI (x1 のみ) モード : デバイスをデイジー

チェーン接続してシリアルコンフィギュレーションを行う際は、

下位のスレーブシリアル FPGA の DIN に接続します。それ以外

の場合はハイインピーダンスです。

• BPI および SelectMAP モードの場合 : 多目的ピンの DOUT は、

CSO_B ピンとして機能します。この表の CSO_B の欄を参照して

ください。

• その他のモードの場合 : DOUT はハイインピーダンスであり、未


注記 : DebugBitstream オプションを有効にすると、 DOUT からデー

タを出力できます。

RDWR_B 14 多目的入力

読み出し /書き込み (負論理)

RDWR_B は、SelectMAP データバスの方向を決定します。High の場合、FPGA から SelectMAP データバスに読み出しデータが出力さ

れます。Low の場合は、外部コントローラーが SelectMAP データバスを経由して FPGA にデータを書き込むことができます。

• マスター SelectMAP モードの場合 : RDWR_B を直接、または

1kΩ 以下の抵抗を介して GND に接続してください。

• スレーブ SelectMAP モードの場合 : 外部デバイスで RDWR_B 信号を制御して SelectMAP インターフェイスにおける SelectMAPデータバスの方向 (読み出し /書き込み) を制御します。

• その他のモードの場合 : RDWR_B は無視されるため、未接続のま

までもかまいません。






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D00_MOSI 14 多目的双方向

マスター出力、スレーブ入力

SPI モードで FPGA (マスター) から SPI (スレーブ) フラッシュデバ

イスにコマンドを送信するための出力です。

• SPI モードの場合 : SPI フラッシュのデータ入力ピンに接続しま

す。

• SelectMAP モードの場合 : 多目的ピンの MOSI は、D00 データ入

力ピンとして機能します。この表の D[00-31] の欄を参照してくだ

さい。

• その他のモードの場合 : MOSI ピンの機能は使用せず、コンフィ

ギュレーション中はハイインピーダンスとなり無視されるため、

未接続のままでもかまいません。

D01_DIN 14 多目的双方向

データ入力

DIN はシリアルデータ入力ピンです。デフォルトでは、 DIN からの

データが CCLK の立ち上がりエッジでキャプチャされます。

• シリアルおよび SPI モードの場合 : DIN はデータソースからシリ

アルデータを受信する FPGA データ入力です。シリアルデータ

ソースのシリアルデータ出力ピンに接続してください。

• BPI および SelectMAP モードの場合 : 多目的ピンの DIN は、D01データ入力ピンとして動作します。この表の D[00-31] の欄を参照

してください。

• JTAG モードの場合 : DIN は無視されます。







D[00-31] 14 多目的双方向

データバス

SPI x2、 SPI x4、 BPI、 SelectMAP の各モードでは、 D[00-31] ピン

の一部または全部がデータバスインターフェイスとなります。デ

フォルトでは、データバスからのデータが CCLK の立ち上がりエッ

ジでキャプチャされます。

• SPI モードの場合 : コンフィギュレーションは、標準 SPI (x1) シリアルデータ出力およびデータ入力で使用されるデータバスの

00/MOSI および D01 ピンで開始します。ビットストリームオプ

ションを用いて、 SPI フラッシュ読み出しモードをデュアル出力

(x2) モードまたはクワッド出力 (x4) モードに変更できます。

• SPI x1/x2/x4 の場合 : D00/MOSI を SPI フラッシュシリアル

データ入力 (DQ0/D/SI/IO0) ピンに接続する

• SPI x1/x2/x4 の場合 : D01/DIN を SPI フラッシュシリアル

データ出力 (DQ1/Q/SO/IO1) ピンに接続する

• SPI x4 の場合 : D02 を SPI フラッシュクワッドデータビット

2 出力 (DQ2/W#/WP#/IO2) ピンに接続し、外部 4.7kΩ プル

アップ抵抗を VCCO_14 に接続する

• SPI x4 の場合 : D03 を SPI フラッシュクワッドデータビット

3 出力 (DQ3/HOLD#/IO3) ピンに接続し、外部 4.7kΩ プルアッ

プ抵抗を VCCO_14 に接続する

残りのデータピンは未使用か、無視されるか、あるいはコンフィ

ギュレーション中はハイインピーダンスとなります。

• SelectMAP モードの場合 : FPGA は D[00-07] に現れるバス幅自

動検出パターンを監視して、D[00-07] (x8 バス幅) のみを使用する

か、x16 または x32 データバス幅を使用するかを決定します。デー

タバスとして使用するピンをデータソースの該当するデータピンに接続してください。

注意 : スレーブ SelectMAP の x16 および x32 データバス幅では、

AES 暗号化されたビットストリームからのコンフィギュレー

ションはサポートされていません。

• BPI モードの場合 : FPGA は D[00-07] に現れるバス幅自動検出パ

ターンを監視して、 D[00-07] (x8 バス幅) のみを使用するか、 x16データバス幅を使用するかを決定します。データバスとして使用

するピンを BPI フラッシュの該当するデータピンに接続してく

ださい。多目的ピンの D[16-31] ピンは、 BPI アドレス A[00-15]ピンとして機能します。この表の A[00-28] の欄を参照してくださ

い。

• JTAG モードの場合 : データピンは使用しません。

• 全モード共通 : 未使用のデータピンはハイインピーダンスで、コ

ンフィギュレーション中は無視されます。使用しないデータピン

は未接続のままでもかまいません。






UG470 (v1.9) 2014 年 11 月 14 日


A[00-28] 14 多目的出力

アドレスバス

A[00-28] ピンは、パラレル NOR (BPI) フラッシュに対してアドレス

を出力します。 A00 がアドレスの下位ビットです。

• BPI モードの場合 : FPGA の A[00-28] ピンをパラレル NOR フラッシュのアドレスピンに接続します。FPGA の A00 ピンは、使

用するデータバス幅に応じてフラッシュの下位アドレス入力ピ

ンに正しく接続してください。 BPI フラッシュの種類と使用する

データバス幅により、フラッシュの下位アドレスビットは A1、A0、 A-1 のいずれかとなります。パラレル NOR フラッシュのア

ドレスバス幅より上位のアドレスピンはコンフィギュレーショ

ン実行中は駆動されますが、コンフィギュレーション後は I/O として使用可能です。

• SelectMAP モードの場合 : 多目的ピンの A[00-15] ピンは、

D[16-31] データバスピンとして機能します。この表の D[00-31]の欄を参照してください。

• その他のモード : A[00-28] はハイインピーダンスでコンフィギュ

レーション中は無視されるため、未接続のままでもかまいません。

FCS_B 14 多目的出力

フラッシュチップセレクト (負論理)

アクティブ Low のチップセレクト出力で、コンフィギュレーション

で使用する SPI または BPI フラッシュデバイスを有効にします。

• SPI および BPI モードの場合 : FPGA の FCS_B をフラッシュデバイスのチップセレクト入力に接続すると共に、 4.7kΩ 以下の外

部プルアップ抵抗を介して VCCO_14 にも接続してください。

• その他のモードの場合 : FCS_B はハイインピーダンスであり、未


FOE_B 15 多目的出力

フラッシュ出力イネーブル (負論理)

パラレル NOR フラッシュの出力イネーブルを制御するアクティブ

Low の信号です。

• BPI モードの場合 : FPGA の FOE_B をフラッシュの出力イネー

ブル入力に接続すると共に、4.7kΩ 以下の外部プルアップ抵抗を

介して VCCO_15 にも接続してください。

• その他のモードの場合 : FOE_B はハイインピーダンスであり、未


FWE_B 15 多目的出力

フラッシュ書き込みイネーブル (負論理)

パラレル NOR フラッシュの書き込みイネーブルを制御するアク

ティブ Low の信号です。

• BPI モードの場合 : FPGA の FWE_B をフラッシュの書き込みイ

ネーブル入力に接続すると共に、 4.7kΩ 以下の外部プルアップ抵

抗を介して VCCO_15 にも接続してください。

• その他のモードの場合 : FWE_B はハイインピーダンスであり、未








コンフィギュレーションバンク電圧セレクト

コンフィギュレーションバンク電圧セレクト (CFGBVS) ピンを High または Low に接続すること

で、バンク 0 のピンおよびコンフィギュレーション中に使用する場合はバンク 14 とバンク 15 にあ

る多目的ピンでサポートする I/O 電圧を決定します。 CFGBVS は、 VCCO_0 と GND を基準電圧と

するロジック入力ピンです。CFGBVS ピンが High (3.3V または 2.5V の VCCO_0 電源に接続) の場

合、バンク 0 のコンフィギュレーションおよび JTAG I/O はコンフィギュレーション中とその後、

ADV_B 15 多目的出力

アドレス有効 (負論理)

パラレル NOR フラッシュのアドレス有効を出力するアクティブ

Low の信号です。

• BPI モードでアドレス有効の入力に対応したフラッシュを使用す

る場合 : FPGA の ADV_B をパラレル NOR フラッシュのアドレ

ス有効入力ピンに接続すると共に、 4.7kΩ 以下の外部プルアップ

抵抗を介して VCCO_15 にも接続してください。BPI モードでアド

レス有効入力に対応していないフラッシュを使用する場合 :ADV_B ピンは接続しません。

• その他のモードの場合 : ADV_B はハイインピーダンスであり、未


RS0、 RS1 15 多目的出力

リビジョンセレクト

RS0 および RS1 ピンはリビジョンセレクト出力ピンです。通常、コ

ンフィギュレーション中はハイインピーダンスとなります。ただし、

FPGA がこれらのピンを駆動するケースが 2 つあります。 1 つは

ConfigFallback オプションが有効なときにコンフィギュレーション

エラーが検出された場合で、フォールバックコンフィギュレーショ

ンプロセスの間、 FPGA はこれらを共に Low に駆動します。もう 1つはユーザーがマルチブートコンフィギュレーションを開始した場

合で、マルチブートコンフィギュレーションプロセスの間、 FPGAはこれらのピンをユーザー定義の状態に駆動します。

フォールバックが無効 (デフォルト ) で、マルチブートを使用しない

場合は RS0 と RS1 はハイインピーダンスであり、未接続のままでも

かまいません。

VCCBATT N/A 電源電圧 N/A

バックアップバッテリの電源電圧

VCCBATT は、 AES 復号化キーを保存してある FPGA の内部揮発性

メモリのバックアップバッテリの電源電圧です。ビットストリーム

を暗号化した場合、FPGA の電源がオフの間、復号化キーを格納した

揮発性メモリの内容を保持するためにこのピンをバックアップバッ

テリに接続する必要があります。復号化キーを使用せず、揮発性メモ

リへのバックアップ電源が不要な場合は、このピンを GND または

VCCAUX に接続してください。ピン名にはバンクを指定する「_0」が

含まれますが、これは I/O を示すものではなく、 VCCO_0 を反映した

ものではありません。

注記 :

1. 各 I/O は、それぞれが属するバンクの VCCO 電源電圧を基準に動作します。たとえば、バンク 0 の I/O は VCCO_0 を基準とします。






UG470 (v1.9) 2014 年 11 月 14 日


3.3V または 2.5V 動作をサポートします。 CFGBVS ピンが Low (GND に接続) の場合、バンク 0の I/O は、 1.8V または 1.5V 動作をサポートします。コンフィギュレーションは 1.2V ではサポー

トされていません。

同様に、バンク 14 および 15 の電圧耐性は、コンフィギュレーション中のみ、 CFGBVS によって

決まります。CFGBVS ピンが High の場合、バンク 14 および 15 のコンフィギュレーション I/O はコンフィギュレーションの間、 3.3V または 2.5V 動作をサポートします。 CFGBVS ピンが Low の場合、バンク 14 および 15 のコンフィギュレーション I/O はコンフィギュレーションの間、 1.8Vまたは 1.5V 動作をサポートします。

7 シリーズ FPGA の I/O には、HR (High Range) バンクと HP (High Performance) バンクの 2 種類

があります。 HR バンクは 3.3V、 2.5V、およびそれ未満の電圧の I/O 規格をいくつかサポートしま

す。HP バンクは 1.8V 以下の I/O 規格のみをサポートします。コンフィギュレーション専用および

JTAG I/O はバンク 0 にあります。 Virtex-7 HT デバイスを除くすべてのデバイスで、バンク 0 はHR (High Range) バンクです。コンフィギュレーションモードによっては、バンク 14 やバンク 15のピンを使用することがあります。 Artix-7 および Kintex-7 ファミリのバンク 14 とバンク 15 はHR バンクですが、 Virtex-7 ファミリの場合は HP バンクとなります。各デバイスのバンクに関す

る情報は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。

注記 : Virtex-7 HT デバイスでは CFGBVS ピンを利用できません。このデバイスはコンフィギュ

レーションバンクで 1.8V 動作しかサポートしていません。

バンク 0 でサポートされる I/O 電圧は、常に CFGBVS ピンの設定によって決まり、バンク 14 およびバンク 15 のコンフィギュレーション中の I/O 電圧もこのピンによって決まります。コンフィ

ギュレーション中に使用する場合、各コンフィギュレーションバンクの VCCO は CFGBVS の設定

と一致させる必要があります。つまり、CFGBVS を VCCO_0 に接続した場合は 2.5V または 3.3V、

GND に接続した場合は 1.8V または 1.5V となります。

表 2-5 に、 CFGBVS ピンの接続と有効な VCCO 電源電圧および I/O 電圧の対応を示します。

注意 : CFGBVS を Low にして 1.8V/1.5V I/O 動作とする場合は、バンク 0 に対する VCCO_0の電源電圧および I/O 信号の電圧を 1.8V 以下とする必要があります。コンフィギュレーショ

ン中にこれらのバンクのコンフィギュレーション I/O を使用する場合、 VCCO_14 および

VCCO_15 も 1.8V/1.5V にする必要があります。 1.8V の大動作電圧を超える電圧をこれら

のバンクのピンに供給すると、デバイスが損傷する可能性があります。

コンフィギュレーションモードによっては、バンク 0、バンク 14、バンク 15 の複数のバンクにま

たがるインターフェイスピンを使用することがあります。通常は、コンフィギュレーションイン

ターフェイスのすべてのピンに一貫した I/O 電圧インターフェイスを確保するために、 3 つのバン

クすべてには同じ VCCO 電圧が供給されます。

CFGBVS ピンを正しく設定するには、次の手順に従います。

1. FPGA のコンフィギュレーションモードを決定する。

表 2-5 : CVGBVS ピンの接続オプション

CFGBVS ピンの接続

サポートされるコンフィギュレーションバンク 0/14/15 VCCO 電源電圧と I/O 信号電圧

Artix-7、 Kintex-7 Virtex-7 T、 XT Virtex-7 HT

該当するバンク 0、 14、 15 0 なし

VCCO_0

(3.3V または 2.5V)3.3V または 2.5V 3.3V または 2.5V 1.8V

(CFGBVS なし )GND 1.8V または 1.5V 1.8V または 1.5V


http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide




注記 : コンフィギュレーションモードにかかわらず、 JTAG インターフェイスはバンク 0 のVCCO_0 電圧レベルで常にサポートされます。

2. FPGA で使用する各コンフィギュレーションモードについて、コンフィギュレーションに使用

するピンとそのピンが属するバンクを確認する (表 2-2 および表 2-3 参照)。

3. コンフィギュレーションで使用するすべてのピンについて必要な I/O 電圧を確認し、その条件

を満たすように各バンクの I/O 電圧を決定する。

4. ターゲット FPGA ファミリを選択する。 Virtex-7 FPGA はバンク 14 および 15 で 1.8V/1.5Vのコンフィギュレーションのみサポートしています。Virtex-7 HT ファミリはバンク 0 の 1.8Vコンフィギュレーションしかサポートしていないため、 CFGBVS ピンはありません。

5. 必要なコンフィギュレーション I/O 電圧をサポートできるように CFGBVS ピンを設定する。

CFGBVS ピンの正しい設定方法は、表 2-9 ～表 2-11 を参照してください。

表 2-6 : コンフィギュレーションモード、設定可能な電圧、CFGBVS ピンの接続 (Artix-7 および Kintex-7 FPGA の場合)

コンフィギュ

レーションモード

使用する

バンク

コンフィギュ

レーションインターフェイ

スの I/O 電圧

HR バンク 0 VCCO_0



CFGBVS

JTAG (専用

の場合)0

3.3V3.3V 任意任意 VCCO_0

2.5V 2.5V 任意任意 VCCO_0

1.8V 1.8V 任意任意 GND

1.5V 1.5V 任意任意 GND

シリアル、

SPI、または SelectMAP

0、14(1)

3.3V 3.3V 3.3V 任意 VCCO_0

2.5V 2.5V 2.5V 任意 VCCO_0

1.8V 1.8V 1.8V 任意 GND

1.5V 1.5V 1.5V 任意 GND

BPI 0、 14、15

3.3V 3.3V 3.3V 3.3V VCCO_0

2.5V 2.5V 2.5V 2.5V VCCO_0

1.8V 1.8V 1.8V 1.8V GND

1.5V 1.5V 1.5V 1.5V GND

注記 :

1. マルチブートおよびフォールバックの RS[1:0] はバンク 15 にありますが、使用されるのは通常 BPI モード

でのみです。




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表 2-7 : コンフィギュレーションモード、設定可能な電圧、 CFGBVS ピンの接続 (Virtex-7 およ

び XT FPGA の場合)

コンフィギュ


使用する

バンク

コンフィギュ

レーションインターフェイス

の I/O 電圧


HP バンク 14 VCCO_14

(1)HP バンク 15 VCCO_15

(1) CFGBVS

JTAG

(専用の場合)0

3.3V 3.3V ≤1.8V ≤1.8V VCCO_0

2.5V 2.5V ≤1.8V ≤1.8V VCCO_0

1.8V 1.8V ≤1.8V ≤1.8V GND

1.5V 1.5V ≤1.8V ≤1.8V GND

シリアル、


0、 14(2)

1.8V 1.8V 1.8V ≤1.8V GND

1.5V 1.5V 1.5V ≤1.8V GND

BPI 0、 14、15

1.8V 1.8V 1.8V 1.8V GND

1.5V 1.5V 1.5V 1.5V GND

注記 :

1. Virtex-7 FPGA のバンク 14 とバンク 15 は HP バンクであるため、1.8V 以下の I/O 規格にのみ対応します。

CFGBVS はこれらのバンクに影響を与えません。


でのみです。

表 2-8 : コンフィギュレーションモード、設定可能な電圧 (Virtex-7 HT の場合)

コンフィギュ


使用する

バンク

コンフィギュ

レーションイン

ターフェイスの I/O 電圧




CFGBVS(1)

JTAG

(専用の場合)0 1.8V 1.8V

≤1.8V ≤1.8V N/A

シリアル、


0、14(2) 1.8V 1.8V

1.8V ≤1.8V N/A

BPI 0、 14、15

1.8V 1.8V1.8V ≤1.8V N/A

注記 :

1. Virtex-7 HT デバイスはバンク 0 を含むコンフィギュレーションバンクの 1.8V 動作しかサポートしていま

せん。 CFGBVS は使用できません。


でのみです。





Vivado ツールでコンフィギュレーションオプションを設定する

コンフィギュレーション電圧は、 Vivado ツールで CONFIG_VOLTAGE または CFGBVS プロパ

ティを設定して選択できます。さらに、 CONFIG_MODE プロパティを設定することでどのコン

フィギュレーションピンが使用されるかをツールが認識できるようになります。多目的コンフィ

ギュレーションピンの IOSTANDARD がコンフィギュレーション電圧と競合するなど、コンフィ

ギュレーションピンの設定に競合が生じると、Vivado ツールで警告メッセージが表示されます。こ

れらのプロパティは、 Vivado Configuration Dialog (Edit Device Settings) で、または Tcl コマンド

を用いて設定できます。Tcl 構文の詳細は、『Vivado Design Suite プロパティリファレンスガイド』

(UG912) を参照してください。 Vivado ツールによるこれらオプションの使用例については、

『Vivado Design Suite ユーザーガイド : I/O およびクロック配置』 (UG899) を参照してください。

外部マスターコンフィギュレーションクロック (EMCCLK) オプション

マスターコンフィギュレーションモードでは、デフォルトで内部で生成されたコンフィギュレー

ションクロックソース CCLK を使用します。このクロックオプションを使用すると、外部クロッ

クジェネレーターソースが不要となるため便利です。ただし、コンフィギュレーション時間の短

縮が要求されるアプリケーションでは外部マスターコンフィギュレーションクロック (EMCCLK)を使用してください。 FPGA の内部クロックにはマスター CCLK 周波数偏差 (FMCCKTOL) がある

ため、 EMCCLK クロックの方がより高精度な外部クロックソースを利用できます。たとえば、マ

スター CCLK の大周波数が 100MHz の場合、 50% の偏差は ConfigRate で 66MHz を超える値

に設定できないことを意味します。一方、外部クロックソースの偏差 (100.2MHz、大) が 200ppmまたはそれ以下であれば、 100MHz 相当を使用できます。 7 シリーズ FPGA には、マスターモー

ド時に外部クロックソース (EMCCLK) に動的に切り替える機能があります。

外部クロックソースを有効にする方法は、次のとおりです。

表 2-9 : コンフィギュレーションモード、互換性のある電圧、 CFGBVS ピンの接続

コンフィギュ

レーション

モード

コンフィギュ

レーションインターフェイス

I/O 電圧

適用可能なファミリ互換性のあるバンク電圧必要な

CFGBVS

ピンの

接続

Artix™-7

ファミリ

Kintex™-7

ファミリ

Virtex®-7

ファミリ

バンク 0VCCO_0

電圧

バンク 14VCCO_14

電圧

バンク 15VCCO_15

電圧

JTAG

(専用の場合)

3.3V √ √ (3) 3.3V 任意(1) 任意(1) VCCO_0

2.5V √ √ (3) 2.5V 任意(1) 任意(1) VCCO_0

1.8V √ √ √ 1.8V 任意(1) 任意(1) GND

シリアル、 SPI、または

SelectMAP

3.3V √ √ N/A(1) 3.3V 3.3V 任意(1) VCCO_0

2.5V √ √ N/A(1) 2.5V 2.5V 任意(1) VCCO_0

1.8V √ √ √ 1.8V 1.8V 任意(1) GND

BPI

3.3V √ √ N/A(1) 3.3V 3.3V 3.3V VCCO_0

2.5V √ √ N/A(1) 2.5V 2.5V 2.5V VCCO_0

1.8V √ √ √ 1.8V 1.8V 1.8V GND

注記 :

1. Virtex-7 FPGA のバンク 14 とバンク 15 は HP バンクであるため、 1.8V 以下の I/O 規格にのみ対応します。

2. コンフィギュレーションモードにかかわらず、 JTAG インターフェイスはバンク 0 の VCCO_0 電圧レベルで常にサポートされます。

3. Virtex-7 HT デバイスはバンク 0 の 1.8V 動作しかサポートしていません。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug912-vivado-properties.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug899-vivado-io-clock-planning.pdf



UG470 (v1.9) 2014 年 11 月 14 日


1. ビットストリーム生成オプションで ExtMasterCclk_en を有効にします。

2. EMCCLK の目標電圧を定義します。次のように定義されます。

• バンク 14 には、 IOSTANDARD が指定された別のピンがあります。バンク 14 に定義さ

れている電圧は自動的に EMCCLK に適用されます。

• コンフィギュレーション後 EMCCLK 信号はデザインで使用され、その IOSTANDARDが指定されます。

3. EMCCLK をオンボードのオシレーターまたはその他のクロックソースに接続します。

EMCCLK 入力は、専用のリソースを使用してコンフィギュレーションロジックよりも前で 2、 4、8 分周することも、そのままのレートで使用する (1 分周) こともできます。 ExMasterCclk_en オプ

ションは、Vivado で BITSTREAM.CONFIG.EXTMASTERCCLK_EN プロパティを用いて設定し

ます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参


set_property BITSTREAM.CONFIG.EXTMASTERCCLK_EN Disable|div-8|div-4|div-2|div-1

デフォルトは無効 (Disable) で、内部 CCLK を使用します。

EMCCLK は多目的ピンのため、 EMCCLK 信号をデザインでインスタンシエートまたは使用して

I/O 規格を定義するか、バンク 14 で定義されている別のピンから電圧レベルが取得されます。入力

は EMCCLK ピンの位置に固定します ( 『7 シリーズ FPGA パッケージおよびピン配置ガイド』

(UG475) 参照)。 EMCCLK 入力をオンボードのオシレーターまたはその他のクロックソースに接

続します。コンフィギュレーションエラーを防ぐため、クロックが非常に高速な場合は特にシグナ

ルインテグリティに配慮して設計してください。

コンフィギュレーションは、ビットストリームヘッダーが読み出されるまで FPGA の内部オシレー

ターで生成された CCLK で開始します。EMCCLK オプションが有効であれば、FPGA は内部オシ

レーターから EMCCLK ピンのクロックに切り替えます。

シリアルコンフィギュレーションモード

シリアルコンフィギュレーションモードでは、 CCLK の 1 サイクルで 1 コンフィギュレーション

ビットを読み込み、 FPGA をコンフィギュレーションします。 CCLK は、マスターシリアルモー

ドでは出力となり、スレーブシリアルモードでは入力となります。

図 2-1 に、 7 シリーズ FPGA の基本的なシリアルコンフィギュレーションインターフェイスを示

します。


図 2-1 : 7 シリーズ FPGA のシリアルコンフィギュレーションインターフェイス

DOUT

DONE

CCLK

PUDC_B

INIT_B

DIN

M[2:0]

UG470_c2_01_091310

PROGRAM_B







図 2-1 に示すシリアルコンフィギュレーションインターフェイスのピンは、 27 ページの表 2-4 で説明されています。

スレーブシリアルコンフィギュレーション

スレーブシリアルコンフィギュレーションは、通常、シリアルデイジーチェーン接続した複数デ

バイスをコンフィギュレーションするとき、または外部マイクロプロセッサ/CPLD から単独デバイ

スをコンフィギュレーションするときに使用します (図 2-2 参照)。スレーブシリアルコンフィギュ

レーションで考慮すべき点は、 CCLK の方向を除いて、マスターシリアルコンフィギュレーショ

ンと同様です。 CCLK は、データを提供する外部クロックソースから駆動する必要があります

(43 ページの「シリアルコンフィギュレーションデータのクロッキング」参照)。デイジーチェー

ンの詳細は、第 9 章「複数 FPGA のコンフィギュレーション」を参照してください。




UG470 (v1.9) 2014 年 11 月 14 日


図 2-2 について説明します。

1. 7 シリーズ FPGA の VCCO_0 とザイリンクスケーブルの VREF は同じ電圧とする必要があり

ます。

2. DONE ピンはオープンドレイン出力です。DONE 信号の詳細は、 27 ページの表 2-4 を参照し

てください。

3. INIT_B ピンは双方向オープンドレインピンで、外部プルアップ抵抗が必要です。


図 2-2 : スレーブシリアルモードのコンフィギュレーション

TDI TDO

TMS

TCK

PROGRAM_B

VCCINT

INIT_B

DONE

GND

PUDC_B

VCCO_0

VCCO_0

4.7

k

M1

M0

DOUT

330

DIN

CCLK

4.7

k

CLOCK

SERIAL_OUT

PROGRAM_B

PROGRAM_B

INIT_B

DONE

VCC

GND

ConfigurationMemorySource

UG470_c2_02_021914

7 SeriesFPGA

VCCO_0

VCCO_0

VCCBATT

VCCO_0

Microprocessoror CPLD

1

14

Xili

nx C

able

Hea

der

(JT

AG

Inte

rfac

e)

VREF

TMS

TCK

TDO

TDI

N.C.

N.C.

VREF

M2

VCCAUX

VCCAUX

Refer to the Notes following this figure for related information.

CFGBVSSee Configuration Banks Voltage Select section for appropriate connection.





4. ビットストリームのスタートアップクロック設定で、 CCLK をシリアルコンフィギュレー

ションに設定する必要があります。

5. CCLK のシグナルインテグリティが重要です。

6. VCCBATT は AES キーを格納している SRAM の電源です。この SRAM を使用する場合は、

バックアップバッテリに接続してください。

マスターシリアルコンフィギュレーション

マスターシリアルコンフィギュレーションモードは、 FPGA が CCLK を生成することを除けば、

スレーブシリアルコンフィギュレーションモードと同様です。つまり、マスターシリアルモード

では CCLK は出力となります。

7 シリーズ FPGA では、従来のタイプのフラッシュデバイスから少ピン数のコンフィギュレーショ

ンを行うには、主にマスター SPI モードを使用します。

7 シリーズ FPGA は、レガシのシリアル PROM からコンフィギュレーションを行う場合や、CPLDベースのカスタムコンフィギュレーションステートマシンを FPGA の CCLK で駆動するための

マスターシリアルモードをサポートしています。

シリアルコンフィギュレーションデータのクロッキング図 2-3 に、 7 シリーズデバイスのスレーブシリアルおよびマスターシリアルモードにおけるコン

フィギュレーションデータのクロックシーケンスを示します。


1. ビット 0 は、初のバイトの MSB を示します。たとえば、初のバイトが 0xAA (1010_1010)の場合、ビット 0 = 1、ビット 1 = 0、ビット 2 = 1 となります。

2. マスターコンフィギュレーションモードの場合、 CCLK は INIT_B が High に遷移してから

DONE が High へ遷移するまで駆動されます。それ以外では、 CCLK はハイインピーダンス状

態です。データシートに記載のタイミングは CCLK ピンに関連するものです。

3. スレーブシリアルモードの場合、 CCLK はフリーランニングになります。


図 2-3 : シリアルコンフィギュレーションのクロッキングシーケンス

PROGRAM_B

INIT_B

CCLK

DONE

Master DIN

Master CLK Begins Here(2)

DIN Data Bits clocked on Rising Edge of CCLK

UG470_c2_03_110513

BIT 0(1) BIT 1 BIT n BIT n+1

BIT n-63BIT n-64Master DOUT /

Slave DIN




UG470 (v1.9) 2014 年 11 月 14 日


SelectMAP コンフィギュレーションモード

SelectMAP コンフィギュレーションインターフェイス (図 2-4 参照) には、 7 シリーズ FPGA デバ

イスのコンフィギュレーションロジックと接続するための 8 ビット、16 ビット、または 32 ビット

の双方向データバスがあり、コンフィギュレーションおよびリードバックの両方に使用されます。

リードバックおよび読み出し方向でのデータバスの使用は、スレーブ SelectMAP モードでのみ可

能です。詳細は、第 6 章「リードバックおよびコンフィギュレーションの検証」を参照してくださ

い。 SelectMAP のバス幅は自動的に検出されます (82 ページの「バス幅の自動検出」参照)。

CCLK は、マスター SelectMAP モードでは出力となり、スレーブ SelectMAP モードでは入力とな

ります。SelectMAP バスを使用し、1 つまたは複数の 7 シリーズデバイスをコンフィギュレーショ

ンできます。

SelectMAP モードで FPGA をコンフィギュレーションするには、次の方法があります。

• 単一デバイススレーブ SelectMAP

一般的な構成では、データおよびクロックを供給するプロセッサを使用します。このほか、

CPLD などのプログラマブルロジックデバイスをコンフィギュレーションマネージャーとし

て使用し、 FPGA のスレーブ SelectMAP インターフェイスを利用して FPGA をコンフィギュ

レーションする方法もあります。

• 複数デバイスデイジーチェーン SelectMAP バス

フラッシュメモリまたはプロセッサから、複数の FPGA を順番に異なるイメージでコンフィ

ギュレーションします。

• 複数デバイス連結の SelectMAP

フラッシュメモリまたはプロセッサから、複数の FPGA を並列に同じイメージでコンフィギュ

レーションします。

この章では、マスター SelectMAP およびスレーブ SelectMAP の基本的なコンフィギュレーション

方法について説明します。複数デバイスのコンフィギュレーション方法は、第 9 章で説明します。

SelectMAP シミュレーションモデルの詳細は、『ザイリンクス合成およびシミュレーションデザイ

ンガイド』 (UG626) のデザインのシミュレーションについて説明している第 6 章を参照してくだ

さい。

BPI はパラレルフラッシュを使用しているときに推奨されるコンフィギュレーションモードです

(61 ページの「マスター BPI コンフィギュレーションインターフェイス」参照)。


図 2-4 : 7 シリーズ FPGA の SelectMAP コンフィギュレーションインターフェイス

DONE

CCLK

PROGRAM_B

INIT_B

D[31:00]

M[2:0]

CSI_B

RDWR_B

CSO_B

UG470_c2_04_062812

PUDC_B

RS[1:0]






図 2-4 に示す SelectMAP コンフィギュレーションインターフェイスのピンは、 27 ページの表 2-4で説明されています。

単一デバイスの SelectMAP コンフィギュレーション

マイクロプロセッサによる SelectMAP コンフィギュレーション

マイクロプロセッサまたは CPLD を使用して単一の 7 シリーズデバイスをコンフィギュレーション

するカスタムアプリケーションでは、マスター SelectMAP モード (FPGA からの CCLK を使用) またはスレーブ SelectMAP モードを利用できますが (図 2-5 参照)、スレーブ SelectMAP モードが推

奨されます。マイクロプロセッサを使用するザイリンクス FPGA のコンフィギュレーションの詳細

は、アプリケーションノート『スレーブシリアルまたは SelectMAP モードでマイクロプロセッサ

を使用した 7 シリーズ FPGA のコンフィギュレーション』 (XAPP583) を参照してください。


http://japan.xilinx.com/support/documentation/application_notes/j_xapp583-fpga-configuration.pdf



UG470 (v1.9) 2014 年 11 月 14 日



1. 可能なインプリメンテーションの詳細は、アプリケーションノート『スレーブシリアルまた

は SelectMAP モードでマイクロプロセッサを使用した 7 シリーズ FPGA のコンフィギュレー

ション』 (XAPP583) を参照してください。

2. プロセッサまたは CPLD の I/O は、接続されている FPGA ピンと互換性のある電圧をサポー

トしている必要があります。7 シリーズ FPGA の VCCO_0 電源入力とザイリンクスケーブルの

VREF は同じ電圧とする必要があります。


てください。


図 2-5 : 単一デバイスのスレーブ SelectMAP コンフィギュレーション (マイクロプロセッサまたは CPLD を使用)

PROGRAM_B

SELECT

CLOCK

PROGRAM_B

INIT_B

DONE

VCCINT

INIT_B

CSI_B

PROGRAM_BDONE

GND

M1

M0

PUDC_B

CCLK

D[31:0]

RDWR _B

VCCO_0

.

VCC

VCCO_0

GND

Configuration Memory Source

TMS

TDO

TCK

TDI

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

14

1

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

4.7

kΩ

UG470_c2_05_072114

7 Series FPGA

Microprocessoror CPLD

D[31:0]

READ/WRITE

VCCO_0

4.7

kΩ

330Ω

VREF

CSO_B

VCCAUX

VCCAUX

VCCO_0

VCCO_0VCCO_14

VCCO_14

VCCO_15

VCCO_15

M2


VCCBATT

See Configuration Banks Voltage Select section for appropriate connection. CFGBVS







5. ビットストリームのスタートアップクロック設定では、 CCLK を SelectMAP コンフィギュ

レーションに設定する必要があります。

6. 1 つの FPGA のみをコンフィギュレーションする場合、かつリードバックが不要な場合は、

CSI_B および RDWR_B 信号をグランドに接続できます。




9. スレーブ SelectMAP コンフィギュレーションの場合、データバス幅は x8、 x16、または x32が可能です。スレーブ SelectMAP の x16 および x32 バス幅では、ビットストリームの AES 暗号化はサポートされていません。

SelectMAP データ読み込み

SelectMAP インターフェイスでは、データを連続的または非連続的に読み込むことが可能です。

データ読み込みは、 CSI_B、 RDWR_B、および CCLK 信号で制御します。

CSI_B

チップセレクト入力 (CSI_B) は、 SelectMAP バスを有効にします。 CSI_B が High のとき、 7 シリーズデバイスは SelectMAP インターフェイスを無視し、入力データを取り込んだり、出力を駆

動することはありません。 D[31:0] ピンはハイインピーダンスになり、 RDWR_B は無視されます。

• CSI_B = 0 の場合、デバイスの SelectMAP インターフェイスは有効

• CSI_B = 1 の場合、デバイスの SelectMAP インターフェイスは無効

SelectMAP モードでコンフィギュレーションされるデバイスが 1 つのみ、かつリードバックが不要

な場合、 CSI_B 信号をグランドに接続できます。

RDWR_B

RDWR_B は 7 シリーズデバイスの入力であり、データピンが入力または出力かを選択します。

• RDWR_B = 0 の場合、データピンは入力 (FPGA に書き込む)

• RDWR_B = 1 の場合、データピンは出力 (FPGA から読み出す)

コンフィギュレーションの際は、 RDWR_B は書き込みに設定 (RDWR_B = 0) する必要がありま

す。リードバックを実行するには、 CSI_B がアサートされている間に RDWR_B を読み出し制御

(RDWR_B = 1) に設定してください (詳細は、第 6 章「リードバックおよびコンフィギュレーショ

ンの検証」参照)。

CSI_B が Low の間に RDWR_B の値が Low から High へ遷移すると ABORT が生じ、コンフィ

ギュレーション I/O が非同期的に入力から出力へ変更します。 ABORT ステータスはクロックに同

期してデータピンに現れます。 CSI_B が Low の間に RDWR_B の値が High から Low へ遷移す

る場合も ABORT が生じてコンフィギュレーション I/O が非同期的に出力から入力へ変更します

が、 ABORT ステータスのリードバックはありません。リードバックが不要な場合、 RDWR_B はグランドに接続するか、 SelectMAP ABORT 時のデバッグに使用できます。詳細は、「SelectMAPの ABORT」を参照してください。

CSI_B がディアサートされている場合、 RDWR_B 信号は無視されます。データピンのトライステートの読み出し /書き込み制御は非同期です。CSI_B がアサートされている間、RDWR_B を読み




UG470 (v1.9) 2014 年 11 月 14 日


出しに設定 (RDWR_B = 1、リードバック ) すると、 FPGA は CCLK に関係なく SelectMAP デー

タをアクティブに駆動します。

CCLK

SelectMAP データバスのすべての動作は、 CCLK に同期しています。 RDWR_B が書き込み制御

に設定されている場合 (RDWR_B = 0、コンフィギュレーション)、FPGA は SelectMAP データピンを CCLK の立ち上がりエッジでサンプリングします。RDWR_B が読み出し制御に設定されてい

る場合 (RDWR_B = 1、リードバック )、 FPGA は SelectMAP データピンを CCLK の立ち上がり

エッジで更新します。

スレーブ SelectMAP モードでは、 CCLK を停止することによってコンフィギュレーションを中断

できます (50 ページの「SelectMAP データの不連続読み込み」参照)。

SelectMAP データの連続読み込み

データの連続読み出しは、コンフィギュレーションコントローラーからコンフィギュレーション

データストリームを中断なく供給可能なアプリケーションで使用します。電源投入後、コンフィ

ギュレーションコントローラーは RDWR_B 信号を書き込み制御に設定 (RDWR_B = 0) し、

CSI_B 信号をアサート (CSI_B = 0) します。CSI_B がアサートされる前に RDWR_B は Low 駆動

する必要があり、そうしないと ABORT が発生します。

デバイスは、CCLK の次の立ち上がりエッジでデータピンのサンプリングを開始します。コンフィ

ギュレーションでは、バス幅が決定するまで D[0:7] ピンのみがサンプリングされます。詳細は、

82 ページの「バス幅の自動検出」を参照してください。バス幅が決定すると、同期幅を検出するた

めに適切な幅のデータバスがサンプリングされます。同期ワードがデバイスに伝搬された後、コン

フィギュレーションが開始します。

コンフィギュレーションビットストリームの読み込み後に、デバイスはスタートアップシーケン

スを開始します。デバイスは、ビットストリームで指定されたスタートアップシーケンスで、DONE信号を High にアサートします (第 5 章の「スタートアップ (手順 8)」参照)。コンフィギュレーショ

ンコントローラーは、スタートアップシーケンスの完了まで CCLK パルスを継続して送信する必

要があります (DONE が High になった後でも、CCLK パルスが数サイクル必要な場合があります。

詳細は、第 5 章の「スタートアップ (手順 8)」を参照してください)。

CSI_B および RDWR_B 信号は、コンフィギュレーション後にディアサートできますが、アサート

したままでもかまいません。 SelectMAP ポートはアクティブでなくなっているため、ここで

RDWR_B をトグルしても ABORT は生じません。





図 2-6 に、SelectMAP コンフィギュレーションにおける連続的なデータ読み出しのタイミングを示

します。


1. SelectMAP バスにデバイスが 1 つしかない場合、 CSI_B 信号を Low に接続できます。 CSI_Bが Low に接続されていないときは、随時アサート可能です。

2. リードバックが不要な場合は RDWR_B を Low に接続できます。CSI_B をアサートした後は、

RDWR_B をトグルしないでください。トグルすると ABORT が生じます。

3. モードピンは、 INIT_B が High になったときにサンプリングされます。ステータスレジスタ

はアップデートされて x8 モードを示します。

4. ABORT を回避するため、 CSI_B より前に RDWR_B をアサートする必要があります。

5. CSI_B をアサートして SelectMAP インターフェイスを有効にします。

6. CSI_B のアサート後の初の CCLK の立ち上がりエッジで、初のバイトが読み込まれます。

7. 各 CCLK の立ち上がりエッジで 1 バイトのコンフィギュレーションビットストリームが読み

込まれます。

8. スタートアップコマンドの読み込み後に、デバイスはスタートアップシーケンスを開始しま

す。

9. スタートアップシーケンスは、短で CCLK の 8 サイクル間継続されます (第 5 章の「スター

トアップ (手順 8)」参照)。

10. スタートアップシーケンスで DONE ピンは High になります。スタートアップシーケンスを

完了するために追加の CCLK が必要な場合があります (第 5 章の「スタートアップ (手順 8)」参照)。

11. コンフィギュレーションが完了したら、 CSI_B 信号をディアサートできます。

12. CSI_B 信号がディアサートされたら、 RDWR_B をディアサートできます。

13. スレーブ SelectMAP の場合、データバスは x8、 x16、または x32 が可能です。バス幅検出

シーケンス後、ステータスレジスタがアップデートされます。


図 2-6 : x8 SelectMAP データの連続的な読み込み

PROGRAM_B

INIT_B

CCLK

CSI_B

RDWR_B

D[0:7]

UG470_c2_06_072610

Byte 0 Byte 1 Byte n

DONE

(1)

(2)

(3)

(4)

(5)

(6) (7) (8) (9)

(10)

(11)

(12)




UG470 (v1.9) 2014 年 11 月 14 日


SelectMAP データの不連続読み込み

データの不連続読み込みは、コンフィギュレーションコントローラーからコンフィギュレーション

データを連続的に供給できないアプリケーションで使用します。たとえば、新しいデータをフェッ

チする間コンフィギュレーションが中断するようなコントローラーがこれに該当します。

コンフィギュレーションを一時停止させる方法は 2 つあります。1 つは CSI_B 信号をディアサート

する方法 (図 2-7 に示すフリーランニング CCLK 手法) で、もう 1 つは、 CCLK を停止する方法 (図 2-8 に示す制御 CCLK 手法) です。


1. RDWR_B を Low に駆動し、 D[0:n] ピンをコンフィギュレーションの入力として設定します。

リードバックが不要な場合は RDWR_B を Low に接続できます。CSI_B をアサートした後は、

RDWR_B をトグルしないでください。トグルすると ABORT が生じます。

2. INIT_B が High になると、デバイスはコンフィギュレーション可能な状態となります。

3. CCLK の立ち上がりエッジで 1 バイトが読み込まれます。スレーブ SelectMAP の場合、デー

タバスは x8、 x16、または x32 が可能です。

4. CCLK の立ち上がりエッジで 1 バイトが読み込まれます。

5. ユーザーが CSI_B をディアサートし、このバイトは無視されます。









図 2-7 : フリーランニング CCLK 手法を使用した SelectMAP データの不連続読み込み

PROGRAM_B

INIT_B

CCLK

CSI_B

RDWR_B

D[00:n]

UG470_c2_07_092210

(2)

(3) (4) (5) (6) (7) (8) (9) (10) (11) (12)

(1)






1. CSI_B がディアサートされている間、データピンはハイインピーダンス状態です。スレーブ

SelectMAP の場合、データバスは x8、 x16、または x32 が可能です。

2. CSI_B がディアサートされている間、 RDWR_B はデバイスに影響を与えません。

3. ユーザーが CSI_B をアサートします。デバイスは、CCLK の立ち上がりエッジでコンフィギュ

レーションデータの読み込みを開始します。




SelectMAP のデータ順

通常、 SelectMAP コンフィギュレーションは、マイクロプロセッサまたは CPLD にあるユーザー

アプリケーションを使用して駆動するか、場合によっては、その他の FPGA デバイスを使用して駆

動します。これらのアプリケーションでは、コンフィギュレーションデータファイル内のデータ

順と FPGA で予測されるデータ順の対応関係を理解しておく必要があります。

SelectMAP x8 モードの場合、CCLK の 1 サイクルで 1 バイトのコンフィギュレーションデータが

読み込まれ、各バイトの MSB は D0 ピンに現れます。 D0 = MSB、 D7 = LSB という規則は、その

他のデバイスが採用しているものとは異なります。 x16 および x32 モードの場合は、 85 ページの

「パラレルバスのビット順」を参照してください。この規則の違いが、カスタムコンフィギュレー

ションソリューションを設計する際に混乱の元となることがあります。表 2-10 に、 16 進数の

0xABCD を SelectMAP データバスに読み込む方法を示します。

このような一般的な規則と異なるデータ順でも問題なく扱えるアプリケーションもありますが、そ

うでない場合は、ソースコンフィギュレーションデータファイルをビットスワップして、データ

ストリームの各バイト内のビット順を逆にした方が扱いやすくなることがあります。このようなア

プリケーション用に、ザイリンクスの PROM ファイル生成ソフトウェアでは、ビットスワップし


図 2-8 : CCLK 制御法を使用した SelectMAP データの不連続読み込み

CCLK

CSI_B

RDWR_B

D[n:00]

UG470_c2_08_072610

Byte 0 Byte 1 Byte n

(1)

(2)

(3)

(4) (5) (6)

表 2-10 : SelectMAP 8 ビットモードのビット順

CCLK サイクル 16 進数 D0 D1 D2 D3 D4 D5 D6 D7

1 0xAB 1 0 1 0 1 0 1 1

2 0xCD 1 1 0 0 1 1 0 1

注記 :

1. D[00:07] は SelectMAP モードのデータピンです。




UG470 (v1.9) 2014 年 11 月 14 日


た PROM ファイルが生成可能です (81 ページの「コンフィギュレーションデータファイルの形式」

参照)。

表 2-11 に、 7 シリーズ FPGA の SelectMAP x8、 x16、 x32 データバス幅でのビット順を示しま

す。7 シリーズ FPGA の SelectMAP データバスのビット順は、Virtex-6 FPGA の場合と同様です。

SelectMAP の ABORTABORT とは、 SelectMAP コンフィギュレーションまたはリードバックシーケンスが中断される

ことです。これは、 CCLK でサンプリングされるとおり CSI_B がアサートされているときに

RDWR_B のステートが変更されると生じます。コンフィギュレーションの ABORT が発生すると、

CCLK の次の 4 サイクル間、内部ステータスが D[04:07] ピンに送信されます。その他の D ピンは、

常に High です。 ABORT シーケンスの終了後、ユーザーはコンフィギュレーションロジックを再

同期化し、コンフィギュレーションを再開できます。バイト間で RDWR_B をディアサートする必

要があるアプリケーションでは、 CCLK を制御する方法を使用してください (表 2-8 参照)。

コンフィギュレーションの ABORT シーケンス

ABORT は、コンフィギュレーション中に次のようにして出されます。

1. コンフィギュレーションシーケンスが正常に開始されます。

2. デバイスが選択されているとき (CSI_B が Low にアサートされている)、 RDWR_B ピンを

CCLK に同期して High 駆動します。

3. RDWR_B が読み出し制御 (ロジック High) に設定された状態の場合、 FPGA がステータス

ワードをデータピンに送ります。

4. ABORT が 4 クロックサイクル間継続し、ステータスが更新されます。図 2-9 を参照してくだ

さい。

表 2-11 : ビット順

SelectMAP

データバス幅

データピン

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

x32 24 25 26 27 28 29 30 31 16 17 18 19 20 21 22 23 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7

x16 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7

x8 0 1 2 3 4 5 6 7




SelectMAP の ABORT

リードバックの ABORT シーケンス

ABORT は、リードバック中に次のようにして出されます。

1. リードバックシーケンスが正常に開始されます。

2. デバイスが選択されているとき (CSI_B が Low にアサートされている)、ユーザーが RDWR_Bピンを CCLK に同期して Low 駆動します。

3. CSI_B がディアサートされると ABORT が終了します。

図 2-10 を参照してください。


図 2-9 : SelectMAP モードのコンフィギュレーション ABORT シーケンス


図 2-10 : リードバックの ABORT シーケンス




UG470 (v1.9) 2014 年 11 月 14 日


リードバック中の ABORT では、RDWR_B 信号が書き込み制御 (FPGA D[x:00] ピンが入力) とし

て設定されているため、ステータスワードの更新はありません。

ABORT ステータスワード

コンフィギュレーション中の ABORT シーケンスでは、デバイスが D[00:07] ピンにステータス

ワードを送ります。ステータスビットはビットスワップしません。また、その他のデータピンは

常に High です。表 2-12 で、ステータスワードについて説明します。

ABORT シーケンスは、 CCLK の 4 サイクル間継続します。このサイクル間で、データアライメ

ントおよび ABORT ステータスに反映するよう、ステータスワードが更新されます。一般的なシー

ケンスは次のとおりです。

11011111 => DALIGN = 1, IN_ABORT_B = 110001111 => DALIGN = 0, IN_ABORT_B = 010001111 => DALIGN = 0, IN_ABORT_B = 010001111 => DALIGN = 0, IN_ABORT_B = 0

後のサイクルが終了すると、同期ワードの再読み込みが可能となり、データアライメントが確立

します。

ABORT 後にコンフィギュレーションまたはリードバックを再開

ABORT 完了後にコンフィギュレーションまたはリードバックを再開させるには、次の 2 つの方法

があります。

• ABORT 完了後に再びデバイスを同期化する

• PROGRAM_B を Low 駆動させてデバイスをリセットする

デバイスを再同期化するには、 CSI_B をディアサートし、再度アサートしてください。 ABORT が発生したときに進行していた後のコンフィギュレーションパケットまたはリードバックパケッ

表 2-12 : ABORT ステータスワード

ビットステータスビット名説明

D07 CFGERR_B

コンフィギュレーションエラー (アクティブ Low)

0 = コンフィギュレーションエラー発生

1 = コンフィギュレーションエラーなし

D06 DALIGN

同期ワードの受信 (アクティブ High)

0 = 同期ワードを受信しない

1 = インターフェイスロジックで同期ワードを

受信

D05 RIP

リードバックを実行中 (アクティブ High)

0 = リードバックを実行しない

1 = リードバックを実行する

D04 IN_ABORT_B

ABORT を実行中 (アクティブ Low)

0 = ABORT を実行する

1 = ABORT を実行しない

D03 ～ D00 1111 1 に固定




マスター SPI コンフィギュレーションモード

トを送信すると、コンフィギュレーション/ リードバックが再開します。コンフィギュレーションま

たはリードバックを初から再実行することも可能です。


7 シリーズ FPGA のマスター SPI コンフィギュレーションモードでは、ビットストリームの格納

先に少ピン数の業界標準 SPI フラッシュデバイスを使用できます。これら FPGA は、事実上の業

界標準となっている 4 ピンインターフェイスの SPI フラッシュデバイスに直接接続して、格納さ

れているビットストリームを読み出すことができます。

7 シリーズ FPGA のマスター SPI コンフィギュレーションモード (図 2-11) では、オプションとし

て x2 および x4 の Fast Output Read をサポートした SPI デバイスからの読み出しも可能です。こ

れらの出力モードは、標準の 1 ビット SPI インターフェイスよりもそれぞれ 2 倍または 4 倍高速で

す。さらに、クロック周期全体の利用効率を高めてコンフィギュレーション時間を短縮できる立ち

下がりエッジを使用するクロッキングオプションも用意されています。このほか、 128Mb を超え

る SPI フラッシュ (32 ビットアドレス指定が必要) もサポートされています。その他の命令および

制限は、 59 ページの「128Mb を超える SPI のサポート」を参照してください。スタックドシリコ

ンインターコネクト (SSI) デバイスでの SPI コンフィギュレーションの使用の詳細は、 19 ページ

の「スタックドシリコンインターコネクト (SSI)」を参照してください。

57 ページの図 2-12 に、データ幅 x1 および x2 の場合の SPI コンフィギュレーションの接続を示し

ます。x2 モードでは多目的ピンの D00_MOSI をデータ I/O ピンとして使用するため、x1 モードの

場合と接続は同様です。デイジーチェーン接続のコンフィギュレーションは、 SPI x1 モードでの

み利用できます。マスター SPI モードで SPI フラッシュとの接続に使用する FPGA ピンを27 ペー

ジの表 2-4 に示します。

iMPACT プログラミングツールには、間接プログラミングを使用して SPI シリアルフラッシュを

プログラムする機能があります。これにより、 iMPACT ツールと SPI フラッシュを 7 シリーズデバイス経由で接続する新しい FPGA デザインがダウンロードされます。この操作を実行すると、そ

れ以前の FPGA メモリの内容は失われます。 ISE iMPACT 間接プログラムは、間接プログラムは、

Micron N25Q 3.3V および 1.8V、Winbond W25Q、Spansion S25FL の SPI フラッシュをサポート

します。各種プログラミングツールでサポートされている集積度については、 iMPACT のオンラ

インヘルプを参照してください。同じような機能が Vivado デバイスプログラマで提供されます。

SPI x1、 x2、および x4 動作に関するその他の詳細 (参照する回路図、プログラム手順など) は、ア

プリケーションノート『SPI フラッシュを使用した 7 シリーズ FPGA のコンフィギュレーション』

(XAPP586) を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest_ise;d=isehelp_start.htm;a=pim_c_introduction_indirect_programming.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest_ise;d=isehelp_start.htm;a=pim_c_introduction_indirect_programming.htm

http://japan.xilinx.com/support/documentation/application_notes/j_xapp586-spi-flash.pdf



UG470 (v1.9) 2014 年 11 月 14 日



図 2-11 : 7 シリーズ FPGA の SPI コンフィギュレーションインターフェイス

図 2-11 に示す SPI コンフィギュレーションインターフェイスで使用するピンは、 27 ページの

表 2-4 で説明されています。

DONE

CCLK

PROGRAM_B

INIT_B

D01_DIN

M[2:0]

EMCCLK

PUDC_B

UG470_c2_11_110513

D00_MOSI

FCS_B







てください。


3. ビットストリームのスタートアップクロック設定で、 CCLK を SPI コンフィギュレーション

に設定する必要があります。


5. デイジーチェーン接続の SPI x1 コンフィギュレーションモードでは、 DOUT を下位 FPGAの DIN に接続してください。 x2 および x4 SPI モードではデイジーチェーン接続はサポート

されていません。

6. フラッシュから FPGA へのデータパスには、オーバーシュートを小限に抑えるために直列抵

抗の使用を検討してください。適切な抵抗値はシミュレーションで求めることができます。


図 2-12 : 7 シリーズ FPGA の SPI x1/x2 コンフィギュレーションインターフェイス

UG470_c2_12_032311

VCCINT

FCS_B

INIT_B

DIN/D[01]

MOSI/D[00] D

S

VCC

Q

C

GND

PUDC_B

VCCO_0

CCLK

EMCCLK

VCCO_14

SPI Flash

HOLDM1

M0

M2

DOUT

W

TMS

TDO

TCK

TDI

VREF

7 SeriesFPGA

DONE

GND

PROGRAM_B

VREF

TMS

TCK

TDO

TDI

N.C.N.C.

1

14

Xil

inx

Ca

ble

He

ade

r(J

TA

G In

terf

ace)

PROGRAM_B

VCCO_0

2.4

kΩ

4.7

kΩ

330Ω

4.7

kΩ

VCCO_0

VCCO_0

NC

VCCO_0

VCC

VCCO_0VCCO_0

VCCO_0


VCCAUX

VCCAUX

VCCBATT

See Configuration Banks VoltageSelect section for appropriate

connection.CFGBVS




UG470 (v1.9) 2014 年 11 月 14 日


7. 7 シリーズ FPGA の VCCO_0 電源電圧は SPI デバイスの I/O の VCC と合わせる必要があり

ます。

8. SPI のデータは CCLK の立ち下がりエッジで出力され、立ち上がりエッジで FPGA に入力さ

れます (spi_fall_edge:Yes として立ち下がりエッジクロッキングを有効にした場合を除く )。

9. クロックソースが内部オシレーターの場合、 CCLK の周波数は、 ConfigRate オプションを

使用して調整できます。また、 ExtMasterCclk_en オプションで CCLK のソースを EMCCLKピンに変更して外部クロックソースを利用することもできます。



図 2-13 に、 7 シリーズ FPGA SPI x1 モードシーケンスを示します。


1. 波形は相対的なイベントシーケンスを示し、正確な縮尺ではありません。 SPI コマンドおよび

データタイミングの詳細は、 SPI フラッシュメモリのデータシートを参照してください。

2. CCLK 周波数が、FCS_B と MOSI の動作に十分なマージンを与えながら公称値 3MHz で動作

を開始します。読み出し開始後に ConfigRate オプションが使用される場合は、 CCLK 周波

数が増加します。ここでは、 SPI の Clock-to-Data 出力および FPGA の DIN セットアップの

タイミングのみ考慮される必要があります。

3. コンフィギュレーション後に SPI フラッシュが使用されない場合は、 FPGA デザインが

FCS_B ピンを High 駆動することを推奨します。

マスター SPI デュアル (x2) およびクアッド (x4) の読み出しコマンド

7 シリーズ FPGA のマスター SPI コンフィギュレーションモードでは、 2 倍速および 4 倍速の読

み出し動作をサポートしています。まず、FPGA から SPI に Fast Read オペコード (0Bh) を送信し、

次にビットストリームの冒頭でデータ幅変更のコマンドを読み込みます。次に、 FPGA から SPI デ


図 2-13 : 7 シリーズ FPGA SPI x1 モードシーケンス

PROGRAM_B

INIT_B

M[2:0]

FS[2:0]

CCLK

FCS_B

MOSI

DIN (Normal Read)

DIN (Fast Read)

DONE

Configuration Mode User Mode

UG470_c2_15_072114

001

8-BitRead CMD

24-BitAddress

Bitstream Data

8 CCLKs

Bitstream Data

… … … …





バイスに対してデュアルまたはクアッドの高速読み出しコマンドを新たに発行し、 x2 または x4データ幅で読み出しを開始します。

ソフトウェアでこのコンフィギュレーションモードを有効にするには、 spi_buswidth オプショ

ンを使用して適切なビットストリームコマンドを挿入します。表 2-13 に、 7 シリーズ FPGA でサ

ポートしている SPI 読み出しオペコードを示します。

128Mb を超える SPI のサポート

128Mb を超える SPI フラッシュは、これまでの SPI デバイスで標準とされていた 24 ビットアド

レスではアドレス指定できません。 32 ビットアドレス指定の方法は SPI ベンダーによって異なり

ますが、7 シリーズ FPGA では、まず 24 ビットアドレスモードで SPI が起動し、専用のオペコー

ドで 32 ビットアドレシングモードでの読み出しに切り替えるようなソリューションをサポートし

ています。spi_32bit_addr オプションを使用すると、128Mb を超えるフラッシュデバイスをア

ドレス指定可能なビットストリームを生成できます。

7 シリーズ FPGA とインターフェイスするには、 SPI デバイスは表 2-13 に示した命令をサポート

していなければなりません。

SPI コンフィギュレーションのタイミング

SPI フラッシュデバイスはデフォルトでクロックの立ち下がりエッジでデータを出力し、立ち上が

りエッジで 7 シリーズ FPGA にデータが入力されます。この場合、クロックサイクルの半分が無

駄になり、コンフィギュレーションソリューションの大クロック速度が制約を受けることになり

ます (図 2-14 参照)。クロック周期を大限に有効利用するため、 7 シリーズ FPGA は立ち下がり

エッジでのデータクロッキングオプションをサポートしています。

コンフィギュレーション開始時点では、立ち上がりエッジで FPGA にデータが入力されます。これ

は、ビットストリームの冒頭で立ち下がりエッジでの入力に切り替える命令を FPGA が読み込むま

表 2-13 : SPI 命令と必要なオペコード

SPI 命令オペコード

Fast Read x1 0B

Dual Output Fast Read 3B

Quad Output Fast Read 6B

Fast Read (32 ビットアドレス) 0C

Dual Output Fast Read (32 ビットアドレス) 3C

Quad Output Fast Read (32 ビットアドレス) 6C


図 2-14 : 基本的な SPI コンフィギュレーションのタイミング

CCLK

MISO[3:0](from SPI flash)

FPGAdatahold time

FPGAdata-to-CLKsetup time

SPI flashCLK-to-datavalid time

UG470_c2_13_092210




UG470 (v1.9) 2014 年 11 月 14 日


で続きます。この後、外部クロッキングに切り替えるコマンド、またはマスタークロック周波数を

変更するコマンドが実行されます。立ち下がりエッジを使用するクロッキングオプションは、

spi_fall_edge オプションで有効にします。

大コンフィギュレーションクロック周波数の決定

マスター SPI モードの場合、 FPGA がコンフィギュレーションクロックを供給します。 FPGA のマスターコンフィギュレーションクロック周波数は、 ConfigRate オプションで設定します。

ConfigRate オプションは、標準のコンフィギュレーションクロック周波数を設定します。

このセクションで説明するタイミング要件を満たしていれば、 ConfigRate の値を大きくしてコン

フィギュレーション時間を短縮できます。ConfigRate の値が有効かどうかを判断するには、次のタ

イミングパラメーターを考慮する必要があります。

FPGA 標準マスター CCLK 周波数 (ConfigRate)

FPGA マスター CCLK 周波数偏差 (FMCCKTOL)

SPI クロックから出力までの時間 (TSPITCO)

FPGA データセットアップタイム (TSPIDCC)

大限の性能を達成するには、 FPGA で立ち下がりエッジを使用してクロック周期全体を有効に利

用する必要があります ( 「SPI コンフィギュレーションのタイミング」参照)。ここからの説明は、

このオプション (spi_fall_edge) を有効にしていることを前提とします。

FPGA のマスターコンフィギュレーションクロックには周波数偏差 TMCCKTOL があります。こ

の偏差 (TMCCKTOL) を考慮して、ワーストケース ( 速) のマスター CCLK 周波数の周期が、

FPGA のアドレス出力が有効になるまでの時間、 SPI クロックから出力までの時間、および FPGAセットアップタイムの合計よりも大きくなる (式 2-2 参照) ように ConfigRate オプションを設定

する必要があります。

式 2-1

この式では、 FPGA マスターコンフィギュレーションクロックの周波数偏差が大きな要素となる

ため、コンフィギュレーションに速レートが必要な場合は、周波数偏差の影響を小限に抑える

ために外部クロックを使用することを推奨します。その場合、 EMCCLK ピンに接続してビットス

トリーム (ExtMasterClk_en) でこのオプションを有効にする必要があります。

電源投入シーケンスに関する注意事項

電源を投入すると、FPGA でコンフィギュレーションが自動的に開始します。FPGA がマスターシリアル SPI コンフィギュレーションモードの場合、FCS_B を Low にアサートして SPI フラッシュ

を選択し、この SPI フラッシュへの読み出しコマンドを駆動します。SPI フラッシュは、FCS_B がLow にアサートされて読み出しコマンドが送信される前に、コマンドを受信可能な状態になってい

る必要があります。

FPGA と SPI フラッシュには異なる電源レールから電源が供給でき、同じ電源を使用した場合でも

異なる立ち上がり地点で応答することがあるため、FPGA と SPI フラッシュの電源投入シーケンス

と電源の立ち上がりには注意が必要です。電源投入シーケンスや電源の立ち上がりによっては、

FPGA が SPI フラッシュの前に、あるいは SPI フラッシュが FPGA の前に立ち上がったりするこ

とがあります。また、一部の SPI フラッシュデバイスでは電源投入からデバイスが選択可能になる

までの小時間 (通常は数ミリ秒) が指定されていることがあり、この間はデバイスを選択しないよ

1ConfigRate 1 FMCCKTOLMAX+( )×------------------------------------------------------------------------------------------------ TSPITCO TSPIDCC+≥




マスター BPI コンフィギュレーションインターフェイス

うにする必要があります。電源の立ち上がりがほぼ同時の多くのシステムでは、 FPGA のパワーオ

ンリセット時間 (TPOR) を使用して FPGA のコンフィギュレーションの開始を遅らせ、SPI フラッ

シュの準備が完了するようにできます。一般にシステムを設計する際は、パワーオンシーケンス、

電源の立ち上がり、FPGA パワーオンリセットのタイミング、および SPI フラッシュの電源投入の

タイミングが、FPGA コンフィギュレーションの開始と SPI フラッシュの準備完了のタイミングの

関係にどのように影響するかを考慮する必要があります。 FPGA の電源に関する要件とタイミング

については、各 7 シリーズ FPGA データシートで確認してください。SPI フラッシュの電源投入タ

イミングの要件については各 SPI フラッシュのデータシートを参照してください。

FPGA がコンフィギュレーションを開始する前に SPI フラッシュを確実にコマンド受信可能な状

態にするには、次のいずれかの手法でシステムを設計するようにします。

• FPGA コンフィギュレーションが開始する前に SPI フラッシュに電源が投入されて非同期読

み出しが可能な状態になるよう、パワーオンシーケンスを制御する

• 電源投入時から FPGA の INIT_B ピンを Low に保持して FPGA コンフィギュレーションの

開始を遅らせ、 SPI がコマンドを受信可能な状態になった後に INIT_B ピンを High にする


7 シリーズ FPGA のマスター BPI コンフィギュレーションモード (図 2-15 参照) では、ビットス

トリームの格納先に業界標準のパラレル NOR (BPI) フラッシュデバイスを使用できます。 BPI フラッシュのアドレス、データ、制御信号に FPGA を直接接続して格納されているビットストリーム

を読み出すことができます。

図 2-15 に示す BPI コンフィギュレーションインターフェイスのピンは、27 ページの表 2-4 で説明

されています。必要となるピンの一部はバンク 15 にあります。 Artix-7 7A15T、 7A35T および

7A50T デバイスの CPG236 パッケージでは、バンク 15 がボンディングされていないため、BPI コンフィギュレーションがサポートされません。

7 シリーズ FPGA のマスター BPI コンフィギュレーションモードには、非同期と同期の 2 つの BPIフラッシュ読み出しモードがあります。BPI フラッシュ同期読み出しモードで外部マスタークロッ

クを使用すると、その他の直接コンフィギュレーションモードよりも短時間でコンフィギュレー

ションが完了します。また、大 29 本のアドレスラインが用意されているため、より高密度のパ

ラレル NOR フラッシュにもアクセスできます。

デフォルトでは、7 シリーズ FPGA は BPI フラッシュの非同期モードを使用してビットストリーム

データを読み出します (63 ページの図 2-16 参照)。FPGA が特定の開始アドレスからアドレスバス


図 2-15 : 7 シリーズ FPGA のマスター BPI コンフィギュレーションインターフェイス

EMCCLK

PUDC_B

INIT_B

D[15:00]

M[2:0]

PROGRAM_B

UG470_c2_15_110513

RS[1:0]

A[28:00]

CSO_B

FOE_B

CCLK

FCS_B

ADV_B

FWE_B

DONE




UG470 (v1.9) 2014 年 11 月 14 日


を駆動すると、 BPI フラッシュがビットストリームデータを返します。デフォルトの開始アドレス

は 0 です。開始アドレスは、マルチブートリコンフィギュレーションの手順で明示的に設定できま

す (第 7 章「リコンフィギュレーションおよびマルチブート」参照)。非同期読み出しモードでは、

サポートされているバス幅 (x8 または x16) が自動で検出されます (82 ページの「バス幅の自動検

出」参照)。

7 シリーズ FPGA のマスター BPI コンフィギュレーションモードには、バースト同期読み出し

モードをサポートした一部の BPI デバイスからビットストリームを読み出すオプションもありま

す (図 2-19 および 67 ページの「同期読み出しモードのサポート」参照)。同期読み出しモードを

サポートする BPI デバイスは、 FPGA から与えられた開始アドレスを内部アドレスカウンターに

ラッチします。次に、クロックの供給が開始すると、フラッシュは各クロック周期で連続する次の

アドレスからデータバスへデータを出力します。 BPI デバイスからのデータ出力は、非同期読み

出しモードよりも同期読み出しモードの方が何倍も高速です。

iMPACT プログラミングツールには、間接プログラミングを使用してパラレル NOR フラッシュ

をプログラムする機能があります。この方法で、 iMPACT ツールと BPI フラッシュデバイスを 7シリーズ FPGA 経由で接続する新しい FPGA デザインをダウンロードします。詳細は、『7 シリー

ズ FPGA の BPI 高速コンフィギュレーションおよび iMPACT フラッシュプログラム』 (XAPP587)を参照してください。同じような機能が Vivado デバイスプログラマで提供される予定です。 PCIeインターフェイスなどのエンベデッドシステムでは、 JTAG 接続を利用できない可能性がありま

す。その代わり PCIe システムではインシステムプログラミングが可能です。詳細は、『PCI Expressテクノロジを利用した Virtex-6、Virtex-7、Kintex-7 FPGA の BPI PROMインシステムプログラミ

ング』 (XAPP518) を参照してください。

表 2-14 に、 7 シリーズ FPGA でサポートされているパラレル NOR フラッシュファミリを示しま

す。コンフィギュレーションで使用できるフラッシュの大サイズを決定するアドレス信号数につ

いては、各 FPGA のデータシートを参照してください。

非同期読み出しモードのサポート

7 シリーズ FPGA のマスター BPI コンフィギュレーションモードでは、デフォルトで BPI フラッ

シュ非同期読み出しモードを使用してビットストリームデータを読み出します。電源投入後、

FPGA の INIT_B 出力が High に遷移するとモードピンの M[2:0] がサンプリングされます。この

時点で、モードピンは有効な論理レベル (マスター BPI コンフィギュレーションモードの場合、

M[2:0] = 010) に定義されている必要があります。 FPGA コンフィギュレーションの実行中、

PUDC_B ピンは一定の論理レベルに固定しておく必要があります。マスター BPI コンフィギュ

レーションモードであると判断されると、 FPGA がフラッシュ制御信号を駆動します (FWE_B が

表 2-14 : サポートされているパラレル NOR フラッシュファミリ

ベンダーファミリ集積度コンフィギュレーションで使用

可能な読み出しモード

Micron 社 P33 (Axcell™) 64Mb ～ 1Gb 同期/非同期

Micron 社

P30

(StrataFlash™、

Axcell)64Mb ～ 1Gb 同期/非同期

Micron 社 M29EW 64Mb ～ 1Gb 非同期

Micron 社 G18F 128Mb ～ 1Gb 同期/非同期

Spansion 社 S29GLxxxP 128Mb ～ 1Gb 非同期

Spansion 社 S29GLxxxS 128Mb ～ 1Gb 非同期


http://japan.xilinx.com/support/documentation/application_notes/j_xapp587-bpi-fast-configuration.pdf

http://japan.xilinx.com/support/documentation/application_notes/j_xapp518-isp-bpi-prom-virtex-6-pcie.pdf




High、 FOE_B が Low、 FCS_B が Low)。 BPI フラッシュ非同期読み出しモードでは CCLK 出力

は BPI フラッシュデバイスに接続されていませんが、 FPGA は CCLK の立ち上がりエッジの後で

アドレスを出力し、 CCLK の次の立ち上がりエッジでデータがサンプリングされます。 BPI に関連

するタイミングパラメーターは、CCLK ピンを基準クロックとします。BPI モードの場合、アドレ

スは 0 から開始し、 DONE ピンがアサートされるまで 1 ずつ増加します。アドレスが大値

(29'h1FFFFFFF) に達し、かつコンフィギュレーションが完了していない (DONE がアサートされ

ていない) 場合、ステータスレジスタでエラーがフラグされ、フォールバックリコンフィギュレー

ションが開始します。7 シリーズ FPGA の BPI モードでは非同期のページモード読み出しもサポー

トされており、 CCLK 周波数を増加させることが可能です。詳細は、 66 ページの「ページモード

のサポート」を参照してください。


1. 7 シリーズ FPGA の VCCO_0 入力とザイリンクスケーブルの VREF は同じ電圧に接続する必

要があります。

2. 7 シリーズ FPGA バンク電圧 VCCO_14 は、A[15:00]、FCS_B、D[15:00]、EMCCLK、PUDC_B、

および CSO_B 信号に電源を供給します。バンク電圧 VCCO_15 は、A[28:16]、FWE_B、FOE_B、

ADV_B、 RS0、および RS1 信号に電源を供給します。


図 2-16 : 7 シリーズ FPGA のマスター BPI コンフィギュレーションインターフェイス - 非同期読み出しの例

UG470_c2_16_072114

See Configuration Banks Voltage Select section for appropriate connection.

7 Series FPGA

x8/x16 BPI Flash

Xili

nx 1

4-pi

n JT

AG

Rib

bon

Cab

le H

eade

r

VCCAUX

VCCAUX

VCCINT

PROGRAM_B

Mode = Master BPI

INIT_B

CCLK

FWE_B

M2

IEE

E 1

149.

1JT

AG

Por

t

M1M0

10

0

VCCO

VCCO_15

VCCO_14

DONE

VCCBATT

N/C

N/C

N/C

FOE_B

CSO_B

N/CRS1N/CRS0

GND

FCS_B

VCCO

VREF

VREF

TMSTCKTDOTDI

14

1

N/CN/C

GND

TMS

TCK

TDO

TDI

PUDC_B

A[n:1]

A[15:00]

A[28:16]

WE

RST

WAIT

CLK

VCCINT

VCCO_0

VCCO_0VCCO_0

VCCO_0

ADV

OE

CE

PROGRAM_B

DQ[15:0] D[15:00]

4.7

kΩ

WP

VCCO_0

4.7 kΩ

4.7

kΩ

4.7

kΩ

4.7

kΩ

4.7

kΩ

330Ω

EMCCLK

N/C

CFGBVS




UG470 (v1.9) 2014 年 11 月 14 日


3. BPI モードでは、 M[2:0] = 010 です。

4. 図 2-16 は、 x16 BPI インターフェイスを示したものです。 x8 BPI インターフェイスでは、

D[07:00] のみを使用します。 82 ページの「バス幅の自動検出」を参照してください。

5. データピンへのビットストリームの送信は、 SelectMAP モードと同じビットスワップの規則

に従います。 85 ページの「パラレルバスのビット順」を参照してください。

6. 非同期読み出しモードでは CCLK 出力はフラッシュには接続されませんが、コンフィギュレー

ション中にフラッシュの読み出しデータをサンプリングする目的で使用されます。すべてのタ

イミングは CCLK を基準としています。 CCLK ピンを駆動したり、 High または Low に接続

しないでください。

7. 図 2-16 に示すように、 RS[1:0] ピンは未接続です。これらの出力ピンはオプションで、マルチ

ブートコンフィギュレーションに使用できます。第 7 章「リコンフィギュレーションおよび

マルチブート」を参照してください。


てください。

9. 実際のフラッシュ信号の接続については、BPI フラッシュベンダー提供のデータシートを参照

してください。アドレスが正しく揃うようにするため、使用するバイト /ワードモードに関し

てフラッシュファミリのアドレス LSB に十分注意してください。すべてのフラッシュファミ

リでアドレス LSB に A01 が使用されているわけではありません。

10. 単純なシングルデバイスの JTAG スキャンチェーンの JTAG 接続を示しています。 JTAG スキャンチェーンに複数のデバイスがある場合は、適切な IEEE Std 1149.1 デイジーチェーン手

法を使用して JTAG 信号を接続してください。 JTAG 動作では、 TCK のシグナルインテグリ

ティが重要です。JTAG スキャンチェーンのデバイス間のシグナルインテグリティを確実にす

るには、 TCK 信号を適切に配線および終端し、必要に応じてバッファーを介します。

11. マスター BPI モード (010) に設定した FPGA のモードピン (M[2:0]) を示しています。デ

ザイン中に FPGA の JTAG デバッグ機能が利用できるように、FPGA のモードピンを JTAGモード (101) に変更するためのオプションをボードレベルでインプリメントしておくこと

を推奨します。 JTAG モードへの変更は必須ではありませんが、明示的にモードを変更して

おくことにより、デバッグ中にマスター BPI コンフィギュレーション動作の影響を完全に排

除できます。

12. この接続図では FPGA の PUDC_B ピンをグランドに接続し、多目的コンフィギュレーション

I/O の内部プルアップをコンフィギュレーションの間だけ有効にしています。 PUDC_B はHigh に接続することもできます。この場合、多目的コンフィギュレーション I/O は、コンフィ

ギュレーションの間トライステートとなります。



14. この図の例は、単一ビットストリームコンフィギュレーションをサポートしているため、図中

の FPGA RS[1:0] は接続されていません。

15. VCCINT の電源電圧については、各 7 シリーズ FPGA データシートを参照してください。





図 2-17 に、非同期読み出し時のマスター BPI コンフィギュレーションの波形を示します。


1. コンフィギュレーションは、電源投入 (PROGRAM_B がアサートされて High を保持) または

PROGRAM_B への High-Low-High パルスで開始します。

2. 電源投入コンフィギュレーションの場合、 INIT_B は Low で開始します。 PROGRAM_B で開

始するコンフィギュレーションの場合は、 PROGRAM_B が Low 駆動すると INIT_B が Low駆動します。

3. 通常、 RS[1:0] はハイインピーダンスです。ただし、マルチブート (または BPI モードでの

フォールバックイベント ) の場合は RS[1:0] を Hig ｈまたは Low に駆動します。

4. FPGA の内部初期化プロセスが終わると INIT_B がリリースされます。外部抵抗によって

INIT_B が High にプルアップされます。 INIT_B の立ち上がりエッジで、 FPGA は M[2:0] ピンをサンプリングしてコンフィギュレーションモードを決定します。

5. M[2:0] ピンからマスター BPI コンフィギュレーションモードと判断すると、 FPGA が

FWE_B を High、 FOE_B を Low、および FCS_B を Low 駆動します。

6. INIT_B の立ち上がりエッジから TICCK 分遅れて、 FPGA が CCLK を駆動します。

7. FPGA が A[n:00] ピンを介して初期アドレス (A00) を駆動し、少なくとも CCLK の 10 サイク

ル間その初期アドレスを保持します。電源投入コンフィギュレーションの場合、初期アドレス

は 0x00000000 です。マルチブートトリガーのコンフィギュレーションの場合は、初期アド

レスが異なります。

8. FPGA は、CCLK の立ち上がりエッジで 8 ビットまたは 16 ビットのデータワードをレジスタ

に格納します。

9. FPGA が複数あるパラレルコンフィギュレーションデイジーチェーンの場合、 CSO_B をLow 駆動して、データバスからビットストリームを読み出す次の FPGA を選択できます。BPIモードでは、パラレルデイジーチェーンのみサポートされています。第 9 章「複数 FPGA のコンフィギュレーション」を参照してください。


図 2-17 : 7 シリーズ FPGA のマスター BPI コンフィギュレーション - 非同期読み出しの波形

010 (Binary) = Master BPIM[2:0]

PROGRAM_B

INIT_B

FWE_B

FOE_B

FCS_B

A[n:00]

CCLK

D[n:00]

RS[1:0]

CSO_B

DONE

1

0

0

A1 AnA0

D0 D1 Dn

Z

Z

UG470_c2_17_110513




UG470 (v1.9) 2014 年 11 月 14 日


10. ビットストリームの後の 8 ビットまたは 16 ビット (フラッシュデバイスによって異なる) に近くなると、 FPGA はスタートアップシーケンスを開始します。

11. ビットストリームの転送中に FPGA が CRC エラーを検出した場合は、INIT_B ピンが Low 駆動します。 DONE は Low 駆動のままです。

12. FPGA がエラーのないすべてのビットストリームを受信した場合は、スタートアップシーケン

ス中に DONE ピンをリリースして、内部抵抗が DONE ピンを High にします。

13. スタートアップシーケンス中に、多目的ピンはユーザーの FPGA デザインのコンフィギュレー

ション内容で有効になります。ハイインピーダンスの FCS_B ピンを FPGA デザインで使用し

ない場合は、外部抵抗によって High にプルアップし、フラッシュを無効にします。

14. コンフィギュレーション終了時に、デフォルトでマスター CCLK は無効となり、ハイインピー

ダンス状態となります。

15. 多目的のコンフィギュレーション I/O は、 GTS_cycle 後にユーザーモードに切り替わります。

デフォルトでは、これは DONE が High になった 1 サイクル後です。

ページモードのサポート

多くの NOR フラッシュデバイスで、非同期のページ読み出しがサポートされています。通常、ペー

ジへの初のアクセスにも長時間がかかり (～100ns)、同じページへの 2 回目以降のアクセスは

高速になります (～25ns)。 7 シリーズデバイスでは、次のパラメーターをビットストリームでプロ

グラムすることにより、ページ読み出し機能を利用して CCLK の周波数を大限に高めることがで

きます。

• ページサイズは 1 (デフォルト )、 4、 8 のいずれかです。フラッシュの実際のページサイズが

8 より大きい場合は、 8 を指定するとも効率がよくなります。

• 初回アクセスの CCLK サイクルは 1 (デフォルト )、 2、 3、 4 のいずれかです。ページサイズ

が 1 の場合は CCLK サイクルを 1 に指定してください。

• CCLK 周波数

ページモード動作のシーケンスは、 7 シリーズ FPGA のビットストリームで制御します。 FPGAがリセットされると、デフォルトでページサイズが 1、初回アクセスの CCLK サイクルが 1 とな

り、マスター CCLK はも低いデフォルト周波数で動作します。 COR0 レジスタにはマスター

CCLK の周波数制御用ビットが格納され (119 ページの「コンフィギュレーションオプションレジスタ 0 (01001)」参照)、 COR1 レジスタには、 BPI フラッシュページモードの制御用ビットが

格納されます (119 ページの「コンフィギュレーションオプションレジスタ 0 (01001)」参照)。COR1 レジスタがプログラムされると、 BPI アドレスタイミングがページの境界で切り替わりま

す (図 2-18 参照)。 SWITCH コマンドを受信すると、マスター CCLK はユーザーが指定した周波

数に切り替わり、その周波数で残りのコンフィギュレーションが読み込まれます。BitGen オプショ

ンの詳細は、『コマンドラインツールユーザーガイド』 (UG628) の「BitGen」を参照してください。







1. 図 2-18 は、ページサイズが 4、初の CCLK アクセスが 2 の BPI モードを示したものです。

2. データバス幅は x8 (n = 7) または x16 (n = 15) が可能です。

同期読み出しモードのサポート

7 シリーズ FPGA のマスター BPI コンフィギュレーションモードで同期読み出しを使用すると、フ

ラッシュからの直接コンフィギュレーションでも高速にコンフィギュレーションが完了し、カス

タマイズした外部制御ロジックも必要ありません。

マスター BPI 同期読み出しモード (図 2-19 参照) は、表 2-14 の「コンフィギュレーションで使用

可能な読み出しモード」で「同期」と記載されたフラッシュファミリをサポートしています。FPGAはまず非同期読み出しモードで動作を開始し、ビットストリームヘッダーによって非同期読み出し

モードをそのまま継続するか、より高速な同期読み出しモードに切り替えるかを決定します。

BPI_sync_mode オプションを設定している場合、非同期読み出しから同期読み出しへの切り替え

は、ビットストリームのコマンドによって開始します。このオプションには、 Type1 と Type2 の 2種類の設定があります。 Type1 は同期ビットとレイテンシビットを G18F フラッシュファミリに

設定する場合に、 Type2 は P30 に設定する場合に使用します。この切り替え処理は、 FPGA コント

ローラーが BPI フラッシュのコンフィギュレーションレジスタに対して非同期書き込みを実行し

てデバイスを同期モードに設定した後、ビットストリームの再読み込みを開始するという形で行わ

れます。同期読み出しモードをサポートするには、 FPGA の CCLK 出力を BPI フラッシュデバイ

スに接続し、FPGA の ADV_B 信号を Micron フラッシュの ADV 信号に接続する必要があります。

BPI フラッシュコンフィギュレーションレジスタの同期ビット設定は揮発性のため、電源切断時

または FPGA の INIT_B を Low 駆動して BPI フラッシュにリセットを発行した場合にクリアされ

ます。

FPGA のコンフィギュレーションが完了すると、 BPI フラッシュは同期読み出しモードに保持され

ます。

フォールバック機能で同期読み出しモードを使用する場合は、「初にマルチブートイメージを使

用する場合の設計上の注意点」を参照して同期読み出しモードに影響を与えるゴールデンイメージ

の設計上の考察事項を確認してください。


図 2-18 : BPI モードの波形 (ページサイズ = 4、初のアクセス CCLK = 2)

CCLK

FCS_B

FOE_B

FWE_B

A[02:00]

D[n:00]

UG470_c2_18_110513

107 2 3 54 76

D1D0

CCLK = 2

D2 D3 D5D4 D7D6

PAGE_SIZE = 4 PAGE_SIZE = 4

CCLK = 2




UG470 (v1.9) 2014 年 11 月 14 日


BPI 同期読み出しモードのその他の詳細 (参照する回路図、プログラム手順など) は、アプリケー

ションノート『7 シリーズ FPGA の BPI 高速コンフィギュレーションおよび iMPACT フラッシュ

プログラム』 (XAPP587) を参照してください。


1. 7 シリーズ FPGA の同期読み出しモードでは、非同期モードよりも必要な接続の数が多くなり

ます。 FPGA の CCLK をフラッシュの CLK 信号に接続し、 FPGA の ADV_B をフラッシュ

の ADV 信号に接続する必要があります。図 2-19 に示した接続では、 FPGA は電源投入直後

は非同期モードで起動した後、同期モードに切り替わります。

2. 7 シリーズ FPGA の VCCO_0 入力とザイリンクスケーブルの VREF は同じ電圧に接続する必


3. 7 シリーズ FPGA バンク電圧 VCCO_14 は、A[15:00]、FCS_B、D[15:00]、EMCCLK、PUDC_B、

および CSO_B 信号に電源を供給します。バンク電圧 VCCO_15 は、A[28:16]、FWE_B、FOE_B、

ADV_B、 RS0、および RS1 信号に電源を供給します。

4. BPI モードでは、 M[2:0] = 010 です。

5. 同期読み出しモードでは、図 2-19 に示した x16 データ幅のみがサポートされます。


図 2-19 : 7 シリーズ FPGA のマスター BPI コンフィギュレーションインターフェイス - 同期読み出しの例

UG470_c2_19_071014

7 Series FPGA

MicronPC28FxxxP30T

Xili

nx 1

4-pi

n JT

AG

Rib

bon

Cab

le H

eade

r

VCCAUX

VCCAUX

VCCINT

PROGRAM_B

Mode = Master BPI

INIT_B

CCLK

FWE_B

M2

IEE

E 1

149.

1JT

AG

Por

t

M1M0

10

0

VCCO

VCCO_15

VCCO_14

DONE

VCCBATT

N/C

N/C

FOE_B

CSO_B

N/CRS1N/CRS0

GND

FCS_B

VCCO

VREF

VREF

TMSTCKTDOTDI

14

1

N/CN/C

GND

TMS

TCK

TDO

TDI

PUDC_B

A[n:1]

A[15:00]

A[28:16]

WE

RST

WAIT

CLK

VCCINT

VCCO_0

VCCO_0VCCO_0

VCCO_0

ADV ADV_B

OE

CE

PROGRAM_B

DQ[15:0] D[15:00]

4.7

kΩ

4.7

kΩ

WP

VCCO_0

4.7 kΩ

4.7

kΩ

4.7

kΩ

4.7

kΩ

4.7

kΩ

330Ω

EMCCLK

N/C

See Configuration Banks Voltage Select section for appropriate connection. CFGBVS


http://japan.xilinx.com/support/documentation/application_notes/j_xapp587-bpi-fast-configuration.pdf




6. データピンへのビットストリームの送信は、 SelectMAP モードと同じビットスワップの規則

に従います。 85 ページの「パラレルバスのビット順」を参照してください。

7. 図 2-19 に示すように、 RS[1:0] ピンは未接続です。これらの出力ピンはオプションで、マルチ

ブートコンフィギュレーションに使用できます。第 7 章「リコンフィギュレーションおよび

マルチブート」を参照してください。


てください。

9. 単純なシングルデバイスの JTAG スキャンチェーンの JTAG 接続を示しています。 JTAG スキャンチェーンに複数のデバイスがある場合は、適切な IEEE Std 1149.1 デイジーチェーン手

法を使用して JTAG 信号を接続してください。 JTAG 動作では、 TCK のシグナルインテグリ

ティが重要です。JTAG スキャンチェーンのデバイス間のシグナルインテグリティを確実にす

るには、 TCK 信号を適切に配線および終端し、必要に応じてバッファーを介します。

10. マスター BPI モード (010) に設定した FPGA のモードピン (M[2:0]) を示しています。デザイ

ン中に FPGA の JTAG デバッグ機能が利用できるように、 FPGA のモードピンを JTAG モー

ド (101) に変更するためのオプションをボードレベルでインプリメントしておくことを推奨

します。 JTAG モードへの変更は必須ではありませんが、明示的にモードを変更しておくこと

により、デバッグ中にマスター BPI コンフィギュレーション動作の影響を完全に排除できま

す。

11. この接続図では FPGA の PUDC_B ピンをグランドに接続し、多目的コンフィギュレーション

I/O の内部プルアップをコンフィギュレーションの間だけ有効にしています。 PUDC_B はHigh に接続することもできます。この場合、多目的コンフィギュレーション I/O は、コンフィ

ギュレーションの間トライステートとなります。

12. 7 シリーズ FPGA は 16 ビット幅のコンフィギュレーションモードで AES 復号化をサポート

していますが、この図では使用していません。このため、復号化キーのバックアップ電源

VCCBATT を GND に接続しています。

13. VCCINT の電源電圧については、各 7 シリーズ FPGA データシートを参照してください。

大コンフィギュレーションクロック周波数の決定

マスター BPI モードの場合、 FPGA がコンフィギュレーションクロックを供給します。 FPGA のマスターコンフィギュレーションクロック周波数は、 ConfigRate オプションで設定します。

ConfigRate オプションは、標準のコンフィギュレーションクロック周波数を設定します。BPI 非同期読み出しモードでは、デフォルトの ConfigRate 設定を使用することを推奨します。デフォル

ト値の設定では標準の CCLK 周波数が 3MHz となり、主要な BPI フラッシュファミリのタイミン

グ要件を満たすことができます。このセクションで説明するタイミング要件を満たしていれば、

ConfigRate の値を大きくしてコンフィギュレーション時間を短縮できます。非同期読み出しモード

で ConfigRate の値が有効かどうかを判断するには、次のタイミングパラメーターを考慮する必要

があります。

• FPGA 標準マスター CCLK 周波数 (ConfigRate)

• FPGA マスター CCLK 周波数偏差 (FMCCKTOL)

• CCLK の立ち上がりエッジから ADDR[28:0] 出力が有効になるまでの時間 (TBPICCO)

• BPI フラッシュのアドレス指定から出力が有効になるまでの (アクセス) 時間 (TACC)

• FPGA データセットアップタイム (TBPIDCC)




UG470 (v1.9) 2014 年 11 月 14 日


FPGA のマスターコンフィギュレーションクロックには偏差 TMCCKTOL があります。この偏差

(TMCCKTOL) を考慮して、ワーストケース ( 速) のマスター CCLK 周波数の周期が、 FPGA のア

ドレス出力が有効になるまでの時間、BPI フラッシュのアクセス時間、および FPGA セットアップ

タイムの合計よりも大きくなる (式 2-2 参照) ように ConfigRate オプションを設定する必要があ

ります。

式 2-2

電源投入シーケンスに関する注意事項

電源を投入すると、 FPGA でコンフィギュレーションが自動的に開始します。 FPGA がマスター

BPI コンフィギュレーションモードの場合、 FCS_B が Low にアサートされ、アドレスのシーケン

スが駆動されて BPI フラッシュのビットストリームが読み出されます。BPI フラッシュで保存され

ているビットストリームが正しく出力されるようにするため、 FCS_B が Low にアサートされ、

初のアドレスが送信される前に、 BPI フラッシュが非同期読み出し可能な状態になっている必要が

あります。

FPGA と BPI フラッシュには異なる電源レールから電源を供給でき、また同じ電源が使用されてい

る場合でも異なる立ち上がり地点で応答することがあるため、FPGA と BPI フラッシュの電源投入

シーケンスと電源の立ち上がりには注意が必要です。電源投入シーケンスや電源の立ち上がりに

よっては、 FPGA が BPI フラッシュの前に、あるいは BPI フラッシュが FPGA の前に立ち上がっ

たりすることがあります。電源の立ち上がりがほぼ同時であるほとんどのシステムでは、 FPGA のパワーオンリセット時間 (TPOR) を使用して FPGA のコンフィギュレーションの開始を遅らせ、

FPGA のコンフィギュレーションが開始する前に BPI フラッシュの準備が完了するようにできま

す。一般にシステムを設計する際は、パワーオンシーケンス、電源の立ち上がり、 FPGA パワーオ

ンリセットのタイミング、および BPI フラッシュの電源投入のタイミングが、FPGA コンフィギュ

レーションの開始と BPI フラッシュで非同期読み出しの準備が完了するタイミングの関係にどの

ように影響するかを考慮する必要があります。7 シリーズ FPGA の電源要件およびタイミングにつ

いては、各 7 シリーズ FPGA データシートで確認してください。 FPGA がコンフィギュレーショ

ンを開始する前に BPI フラッシュを確実に非同期読み出し可能な状態にするには、次のいずれかの

手法でシステムを設計するようにします。

• FPGA コンフィギュレーションが開始する前に BPI フラッシュに電源が投入されて非同期読

み出しが可能な状態になるよう、パワーオンシーケンスを制御する

• 電源投入時から FPGA の INIT_B ピンを Low に保持して FPGA コンフィギュレーションの

開始を遅らせ、 BPI フラッシュが非同期読み出し可能になった後に、 INIT_B ピンを High にする

JTAG インターフェイス

7 シリーズ FPGA は、 4 ピンの JTAG インターフェイスを介したコンフィギュレーションが可能で

す。この場合、ザイリンクスツールとザイリンクスケーブルを使用してプロセッサまたはカスタ

ム CPLD デザインから直接コンフィギュレーションを行う方法と、サードパーティのバウンダリスキャンツールを使用する方法があります。 JTAG 指定モードの設定は、 (M[2:0] = 101) です。ザイ

リンクスツールは、ISE や ChipScope™ Pro ツールを含む ISE Design Suite で、また Vivado DesignSuite ラボツールで JTAG インターフェイスを使用します。

ほかのコンフィギュレーションモードに設定していても JTAG コマンドが優先されますが、ほかの

モードとの競合を防ぐため、 M[2:0] オプションを使用して JTAG モードに設定することを推奨しま

す。詳細は、第 3 章「バウンダリスキャンおよび JTAG コンフィギュレーション」を参照してください。

1ConfigRate 1 FMCCKTOLMAX+( )×------------------------------------------------------------------------------------------------ TBPICCO TACC TBPIDCC+ +≥




第 3 章

バウンダリスキャンおよび JTAG コンフィギュレーション

はじめに

ザイリンクスの 7 シリーズデバイスは、テストアクセスポート (TAP) およびバウンダリスキャン

アーキテクチャを定義した IEEE 1149.1 規格をサポートしています。この規格は、個々のコンポー

ネントとそれらの接続のテストをボードレベルで行うためのものです。バウンダリスキャンアー

キテクチャは接続テストだけでなくコンフィギュレーションや検証などベンダー固有の命令も柔軟

にサポートするため、コンフィギュレーションデータを直接 FPGA に読み込む機能を追加できま

す。一般に、TAP (タップアクセスポート ) とバウンダリスキャンアーキテクチャを総称して JTAGと呼んでいます。

IEEE 1149.1 を使用した 7 シリーズデバイスのバウンダリスキャン

7 シリーズファミリは IEEE Standard 1149.1 (Test Access Port and Boundary-Scan Architecture) に完全に準拠しており、 IEEE 1149.1 規格で定められている必須エレメントをすべて備えています。

これらのエレメントとは、 TAP (テストアクセスポート )、 TAP コントローラー、命令レジスタ、

命令デコーダー、バウンダリレジスタ、バイパスレジスタです。また、 7 シリーズファミリは 32ビットのデバイス識別レジスタとコンフィギュレーションレジスタもサポートしています。ここか

らは、 7 シリーズデバイスの JTAG アーキテクチャについて詳しく説明します。

テストアクセスポート (TAP)7 シリーズ FPGA の TAP には、 7 シリーズデバイスおよび一般的な JTAG アーキテクチャのプロ

トコルで必須と指定されている 4 本の専用ピンがあります。これら 3 つの入力ピンと 1 つの出力ピ

ンを使用して、 IEEE Std 1149.1 バウンダリスキャンの TAP コントローラーを制御します。 TRST(テストリセット ) やイネーブルピンなどのオプション制御ピンが他社製デバイスで使用されてい

る場合があります。これらのオプションが他社製デバイスで駆動されている場合があるため、ザイ

リンクス製デバイスを他社製デバイスと組み合わせて使用する際は、オプション制御ピンの信号に

注意してください。

IEEE 1149.1 規格のバウンダリスキャン TAP コントローラーは、16 ステートのステートマシンで

す。詳細は、第 10 章「アドバンス JTAG の使用法」を参照してください。




UG470 (v1.9) 2014 年 11 月 14 日


表 3-1 では、 4 つの必須ピンについて説明します。これらのピンは、コンフィギュレーションバン

ク 0 にあります。 2.5V または 3.3V 動作の場合、 VCCO_0 を 2.5V または 3.3V とし、 CFGBVS をVCCO_0 ( 「コンフィギュレーションバンク電圧セレクト」参照) に接続します。

バウンダリスキャンのタイミングパラメーター

一般的に必要とされるタイミングパラメーター (図 3-1 参照) の特性評価データについては、各 7シリーズ FPGA データシートの「コンフィギュレーションのスイッチ特性」の表を参照してくだ

さい。

表 3-1 : 7 シリーズ FPGA の TAP コントローラーピン(1)

ピン方向コンフィギュレーション

前の内部プル抵抗説明

TDI 入力プルアップ Test Data In (テストデータ入力) －すべての JTAG 命令およびデータ

レジスタへのシリアル入力です。

ある命令で TDI ピンのデータをどのレジスタに送るかは、 TAP コント

ローラーステートおよび現在の命令によって決まります。ピンが駆動

されていないときにロジック High にするため、 TDI には内部プルアッ

プ抵抗があります。 TDI は、 TCK の立ち上がりエッジで JTAG レジス

タに適用されます。

TDO 出力プルアップ Test Data Out (テストデータ出力) －すべての JTAG 命令およびデータ

レジスタのシリアル出力です。

ある命令でどのレジスタ (命令またはデータ) から TDO ピンにデータ

を送るかは、 TAP コントローラーステートおよび現在の命令によって

決まります。TDO のステートは TCK の立ち下がりエッジで変化し、命

令またはデータをデバイスで送信している場合のみアクティブになり

ます。 TDO はアクティブドライバー出力です。ピンがアクティブでな

いときにロジック High にするため、 TDO には内部プルアップ抵抗が

あります。

TMS 入力プルアップ Test Mode Select (テストモード選択) － TCK の立ち上がりエッジで、

TAP コントローラーのステートのシーケンスを決定します。

ピンが駆動されていないときにロジック High にするため、 TMS には

内部プルアップ抵抗があります。

TCK 入力プルアップ Test Clock (テストクロック ) － JTAG のテストクロックピンです。

TAP コントローラーおよび JTAG レジスタは、 TCK を基準に動作しま

す。ピンが駆動されていないときにロジック High にするため、TCK には内部プルアップ抵抗があります。

注記 :

1. TDO および TCK 同様、TMS と TDI には IEEE Std 1149.1 で規定された内部プルアップ抵抗があります。これらの内部プルアップ抵抗

は、選択されているモードに関係なくアクティブです。内部プルアップの値については、各 7 シリーズ FPGA データシートを参照して

ください。ビットストリームオプションを使用して、コンフィギュレーション後に 4 つの必須ピンすべてに対してプルアップ抵抗また

はプルダウン抵抗を有効にできます。詳細は、『コマンドラインツールユーザーガイド』 (UG628) を参照してください。





IEEE 1149.1 を使用した 7 シリーズデバイスのバウンダリスキャン

7 シリーズデバイスでのバウンダリスキャンの使用

ザイリンクスツールで単一デバイスをコンフィギュレーションする場合、 TAP コントローラーの

コマンドは自動的に発行されます。コンピューターのポートから 7 シリーズ FPGA にビットスト

リームを自動的に転送するには、ダウンロードケーブルを 4 つの JTAG ピン (TMS、 TCK、 TDI、および TDO) に正しく接続する必要があります。コンフィギュレーションツールは接続が正しいか

どうかを自動的に確認し、コンフィギュレーションビットの送信コマンドやコンフィギュレーショ

ンビットが適切に管理されていることを確認するコマンドを送信します。

図 3-2 は、 1 つのデバイスと JTAG 信号ヘッダーをシンプルな形で接続した、一般的な JTAG 構成

を示したものです。このヘッダーは、プロセッサで駆動するか、またはザイリンクスのプログラミ

ングケーブルを使用してラボツールで駆動できます。TCK はバウンダリスキャンの動作で使用す

るクロックです。TDO - TDI 間の接続により、JTAG チェーンを介したデータシフト用のシリアル

データパスが作成されます。 TMS は、 TAP コントローラーのステートの遷移を制御します。 JTAGが正しく機能するには、これらの信号をすべて物理的に正しく接続する必要があります。


図 3-1 : 7 シリーズ FPGA のバウンダリスキャンポートのタイミング波形

UG470_c3_01_072610

TDO

TCK

TDI

TMS

Data Valid

TTCKTDO

TTAPTCKTTCKTAP


図 3-2 : 単一デバイスの JTAG プログラミング接続

TDO

TCK

TMS

TDI

TDO

TCK

TMS

TDI

7 Series FPGA

Device

JTAG Header

UG470_c3_02_061710




UG470 (v1.9) 2014 年 11 月 14 日


複数デバイスのコンフィギュレーション

複数の 7 シリーズデバイスを 1 つのチェーンで接続してコンフィギュレーションすることもでき

ます (図 3-3 参照)。

コンフィギュレーションモードが JTAG のみの場合は、 PROGRAM_B、 INIT_B、および DONEをそれぞれ別々のプルアップ抵抗へ接続できます。

JTAG チェーン内の複数のデバイスは 1 つずつコンフィギュレーションされます。複数デバイスの

コンフィギュレーションは、シグナルインテグリティが良好に保たれている限り、チェーンの長さ

にかかわらず実行できます。ザイリンクスツールは、 JTAG ヘッダーからの TDI 信号にも近い

デバイスから順にチェーン内のデバイスを自動的に検出します。

バウンダリスキャンデザインの考察事項

JTAG 信号の配線

TCK および TMS 信号はチェーン内のすべてのデバイスに伝送されるため、シグナルインテグリ

ティが重要です。たとえば、 JTAG 機能が正しく動作するには、 TCK がすべてのレシーバーで均一

に遷移する必要があります。また、 TCK を正しく終端処理する必要もあります。 TCK のシグナル

インテグリティによっては、確実に JTAG コンフィギュレーションを行える大周波数が低くなる

ことがあります。

さらに、チェーンが長い場合 (3 つ以上のデバイス)、すべてのレシーバーで駆動強度が十分である

ようにするため、 TMS および TCK にバッファーを付ける必要があります。また、ロジック Highでの電圧はチェーン内のすべてのデバイスと互換性がある必要があります。

TRST (テストリセット ) やイネーブルピンなどのオプション制御ピンが他社製デバイスで使用さ

れている場合があります。このため、ザイリンクス製デバイスを他社製デバイスと組み合わせて使

用する際は、これらのオプションピンの駆動が必要となる場合があるため、注意してください。

電源供給

バウンダリスキャンテストを実行するには、 SelectIO ピンとトランシーバーピンを設定する必要

があります。 SelectIO ピンについては、 SAMPLE 命令によって強制的に LVCMOS に入力バッ

ファーが設定されます。入力レベルがフローティング状態 (プルアップなし ) の場合は、さらに電流

引き込みが生じる可能性があります。トランシーバーピンについては、 SAMPLE 命令によってバ

ンドギャップとパッドドライバーが有効になり、AC-JTAG (IEEE 1149.6) 動作が可能になります。


図 3-3 : 複数デバイスのバウンダリスキャンチェーン

JTAG Header

UG470_c3_03_061710

7 SeriesFPGA

TDOTDI

TMS

TCK

7 SeriesFPGA

PROGRAM_B

TDI

TMS

TCK

PROGRAM_B

TDO

7 SeriesFPGA

TDI

TMS

TCK

PROGRAM_B

TDO

Device 0 Device 1 Device 2

TDO

TMS

TDI

TCK




バウンダリスキャンデザインの考察事項

これにより、トランシーバーがパワーダウンモードとなるためコンフィギュレーションされてい

ないデバイスの消費電力が増加する可能性があります。消費される電流量が通常動作時よりも大き

くなることはありません。

バウンダリスキャンによるコンフィギュレーション

7 シリーズデバイスは、標準のバウンダリスキャン (JTAG) ポートからのコンフィギュレーション

をサポートしています。 JTAG ポートからのコンフィギュレーションは、モードピンの設定にかか

わらず随時行うことができます。ただし、 JTAG ポートからのコンフィギュレーションとほかのコ

ンフィギュレーションモードが競合するのを防ぐために、JTAG コンフィギュレーションモードを

明示的に設定することもできます。

ザイリンクスは、プロトタイプ用に独自のプログラミングケーブル (パラレルおよび USB) とバウ

ンダリスキャンプログラミングツールを提供しています。これらは、量産環境での利用を想定し

たものではありませんが、FPGA インプリメンテーションおよび JTAG チェーンの完全性の検証に

非常に役立ちます。

JTAG チェーン内のほかのデバイスにアクセスする際は、正しいデバイスが適切な信号を受信でき

るよう、命令レジスタの長さを把握しておくことが重要です。この情報は、各デバイスの BSDLファイルに記述されています。スタンドアロン BSDL ファイルは、ダウンロードページから入手

可能な ISE ツールで提供されます。 Vivado ツールには BSDL 情報が含まれています。

バウンダリスキャンを利用したベンダー固有の命令としてもよく使用されるものの 1 つに、コン

フィギュレーション命令があります。7 シリーズデバイスで JTAG からコンフィギュレーションを

行う場合、この命令はモードピンの設定に関係なく実行されます。

スタックドシリコンインターコネクト (SSI) テクノロジデバイスの JTAG コンフィギュレーショ

ンは、 iMPACT のみを介してサポートされるか、 JTAG ケーブル接続または SVF (Serial VectorFormat) ファイルのいずれかを使用する Vivado デバイスプログラマを介してサポートされます。


http://japan.xilinx.com/support/download.html



UG470 (v1.9) 2014 年 11 月 14 日





第 4 章

ダイナミックリコンフィギュレーションポート (DRP)

ファンクションブロックのダイナミックリコンフィギュレーション

バックグランド

7 シリーズファミリ FPGA のコンフィギュレーションメモリの主な用途は、ユーザーロジック、

コネクティビティ、および I/O のインプリメントですが、それ以外の用途に使用される場合もあり

ます。たとえば、コンフィギュレーションメモリを使用し、 CMT (クロックマネージメントタイ

ル) などのファンクションブロックに対するさまざまな固定条件を指定します。

アプリケーションによっては、ファンクションブロックの動作中に、これらの条件の変更が必要と

なります。このような変更は、 JTAG、 ICAPE2、 SelectMAP ポートを使用するパーシャルダイナ

ミックリコンフィギュレーションによって可能です。しかし、数多くのファンクションブロック

にはこの変更プロセスを簡単にするダイナミックリコンフィギュレーションポートが用意されて

います。 DRP は、 CMT、 MMCM/PLL、 XADC、シリアルトランシーバー、および PCIe® ブロッ

ク (I/O を除く ) に備わっています。

概要

この章では、アドレス指定が可能で、パラレル書き込み/読み出しが実行可能なコンフィギュレー

ションメモリについて概説します。このメモリは、リコンフィギュレーションが必要となりうる各

ファンクションブロックにインプリメントされています。このコンフィギュレーションメモリに

は、次のような特長があります。

• FPGA ロジックから直接アクセスできます。ファンクションブロックの機能によってコンフィ

ギュレーションビットの書き込みや読み出しが実行されます。

• メモリの各ビットは、ビットストリームにある、それぞれに対応するコンフィギュレーション

メモリビット値で初期化されます。メモリビットは、後で ICAPE2 を利用して変更できます。

• 各メモリビットの出力はファンクションブロックロジックを駆動するため、このメモリの内

容によってファンクションブロックの構成が決定します。

アドレス空間には、ステータス (読み出しのみ) およびファンクションイネーブル (書き込みのみ)を含むことができます。読み出し専用および書き込み専用の操作は同じアドレス空間に対して実行

できます。図 4-1 は、以前の FPGA ファミリではコンフィギュレーションビットがどのようにファ

ンクションブロックのロジックを直接駆動するかを示したものです。図 4-2 は、リコンフィギュ

レーションロジックによってコンフィギュレーションビットの読み出し /書き込みフローがどのよ

うに変化したかを示したものです。




UG470 (v1.9) 2014 年 11 月 14 日

第 4 章 : ダイナミックリコンフィギュレーションポート (DRP)

図 4-3 は図 4-2 と同じものですが、ロジックプレーンとファンクションブロック間のポートを示

し、実際の信号名と方向がわかるようになっています。


図 4-1 : ダイナミックインターフェイスを使用しない場合の

ブロックコンフィギュレーションロジック


図 4-2 : ダイナミックインターフェイスを使用した場合の

ブロックコンフィギュレーションロジック


図 4-3 : 信号名を示したブロックコンフィギュレーションロジック

All configuration bits for this block

to Block Logic

Configuration Logic Functional Block UG470_c4_01_102313

CONTROLLER

Block Status (Read-Only Ports)

Function Enables (Write-Only Ports)

Reconfigurable Bits

All Configuration Bitsfor This Block

Non-Reconfigurable Bits

to Block Logic

to Block Logic

StandardDynamic ReconfigurationPort (to Logic)

Configuration Logic Functional Block

Logic Plane

UG470_c4_02_110513

Controller

Block Status (Read-Only Ports)

Function Enables (Write-Only Ports)

Reconfigurable Bits

All Configuration Bitsfor This Block

Non-Reconfigurable Bits

to Block Logic

to Block Logic

StandardDynamicReconfigurationPort (to Logic)

Configuration Logic Functional Block

Logic Plane

UG470_c4_03_110513

DCLK

DRDY

DEN

DWE DADDR[m:0]

DI[n:0]

DO[n:0]




ファンクションブロックのダイナミックリコンフィギュレーション

FPGA ロジックポートについて

79 ページの表 4-1 に、 FPGA ロジックポートの各信号を示します。各ファンクションブロックに

はこれらの信号の一部またはすべてをインプリメントでき、ファンクションブロック名は異なるこ

とがあります。通常、ポートは同期式のパラレルメモリポートで、ブロック RAM インターフェ

イスと同様に書き込みバスと読み出しバスが別々になっています。バスビットには、LSB から MSBの順に 0 から番号が付けられています。信号はすべてアクティブ High です。

ポートのタイミングは DCLK 入力に同期し、その他すべての入力信号は、DCLK の立ち上がりエッ

ジでファンクションブロック内にラッチされます。そして、入力 (書き込み) データは DCLK の次

の立ち上がりエッジ前に、書き込みアドレスと DWE および DEN 信号と同時に現れます。次のデー

タを受信できる状態になると、DRDY ポートが 1 クロックサイクル間アサートされます。出力デー

タは、ファンクションブロック内でラッチされません。出力 (読み出し) データは、 DEN および

DADDR がアサートされてから数サイクル後に有効となります。出力データが有効になると、

DRDY がアサートされます。

DCLK の大周波数などの絶対タイミングパラメーターは、各 7 シリーズ FPGA データシートに

記載されています。

表 4-1 : ポート信号の定義

信号名方向(1) 説明

DCLK 入力

ほかのすべてのポート信号のタイミングは、この信号の立ち

上がりエッジを基準とします。DCLK は通常、グローバルクロックバッファーで駆動します。

DEN 入力

すべてのポートの処理を有効にします。DWE が FALSE の場

合は読み出し処理が、それ以外の場合は書き込み処理が有効

になります。

DEN は DCLK の 1 サイクル間のみパルスする必要があり

ます。

DWE 入力アクティブの場合、ポートへの書き込み処理が有効になりま

す ( 「DEN」参照)。

DADDR[m:0] 入力

DCLK の次のサイクルで書き込みまたは読み出しを実行する

セルを指定します。アドレスは、DEN がアクティブなサイク

ルで現れます。

DI[n:0] 入力

アドレス指定されたセルに書き込まれるデータです。データ

は、DEN および DWE がアクティブなサイクルで現れ、その

サイクルの後でレジスタに取り込まれますが、実際の書き

込みは DRDY が返される前の不特定の時間に実行されます。

DO[n:0] 出力

DWE が非アクティブなときに DEN がアクティブになると、

アドレス指定されたセルから読み出されたデータがこのバス

上に現れます。それ以外の場合、 DO[n:0] の値は不定です。




UG470 (v1.9) 2014 年 11 月 14 日

第 4 章 : ダイナミックリコンフィギュレーションポート (DRP)

ダイナミックコンフィギュレーションポートを用いるファンクションブロックの詳細は、次の資

料を参照してください。

* 『MMCM および PLL のダイナミックリコンフィギュレーション』 (XAPP888)

* 『7 シリーズ FPGA および Zynq-7000 All Programmable SoC XADC デュアル 12 ビット 1MSPSアナログ - デジタルコンバーターユーザーガイド』 (UG480)

* 『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476)

* 『7 シリーズ FPGA GTP トランシーバーユーザーガイド』 (UG482)

* 『7 Series FPGAs Integrated Block for PCI Express 製品ガイド』 (PG054)

DRDY 出力

DEN に対する応答信号で、 DRP サイクルが完了して次の

DRP サイクルを開始できることを示します。ポート読み出し

の場合、DRDY がアクティブなサイクルにおいて、DCLK の立ち上がりエッジで DO バスのデータを取り込む必要があり

ます。 DEN がアクティブになり、次のポートサイクルを開

始できる初のサイクルは、 DRDY がアクティブになるク

ロックサイクルと同一です。

注記 :

1. 「入力」とは、 DRP への入力 (書き込み) を意味します。

表 4-1 : ポート信号の定義 (続き)

信号名方向(1) 説明


http://japan.xilinx.com/support/documentation/application_notes/j_xapp888_7Series_DynamicRecon.pdf




http://japan.xilinx.com/support/documentation/ip_documentation/pcie_7x/v3_0/j_pg054-7series-pcie.pdf



第 5 章

コンフィギュレーションの詳細

コンフィギュレーションデータファイルの形式

ザイリンクスのデザインツールでは、コンフィギュレーションデータファイルをさまざまな形式

で生成できます (表 5-1 参照)。 ISE の BitGen ツールは、 PAR 後の NCD ファイルをコンフィギュ

レーションファイルまたはビットストリームに変換します。また、 PROM ファイル生成ツールの

PROMGen は、 1 つ以上のビットストリームファイルを 1 つの PROM ファイルに変換します。同

等の Vivado Tcl コマンドは WRITE_BITSTREAM と WRITE_CFGMEM です。さまざまな形式

の PROM ファイルが生成可能であり、 PROM で使用する必要はありません。これらは任意の場所

に保存し、任意の手段で取り込むことができます。

表 5-1 : ザイリンクスのコンフィギュレーションファイルの形式

ファイル

拡張子

ビットスワップ(1) ザイリンクスツール(2) 説明

BIT ビットスワップなし

ISE BitGen または

Vivado write_bitstream

(デフォルトで生成)

FPGA へのダウンロードが不要なヘッダー情報を含むバイ

ナリコンフィギュレーションデータファイルです。

iMPACT または Vivado デバイスプログラマと共にプログ

ラミングケーブルを使用してデバイスをプログラムする際

に使用します。

RBT ビットスワップなし

ISE BitGen

(-b オプションの設定で生成) Vivado write_bitstream

(-raw_bitfile 引数で生成)

BIT ファイルを ASCII 形式としたもので、テキストヘッ

ダーと ASCII 形式の 1 および 0 が含まれています (コン

フィギュレーションビットごとに 8 ビット )。

BIN ビット

スワップなし

ISE BitGen (-g binary:yes

オプションの設定で生成) または PROMGen

または

Vivado write_bitstream

(-bin_file 引数で生成)

ヘッダー情報のないバイナリコンフィギュレーションデー

タファイルで、カスタムコンフィギュレーションソリュー

ション (マイクロプロセッサなど) またはサードパーティの

PROM をプログラムする場合に使用します。

MCS ビットスワップあり (3)

ISE PROMGen または iMPACT、

または

Vivado write_cfgmem -format MCS

コンフィギュレーションデータ以外にアドレスおよび

チェックサム情報を含む ASCII 形式の PROM ファイルで

す。主に、デバイスプログラマや iMPACT で使用します。




UG470 (v1.9) 2014 年 11 月 14 日


7 シリーズ FPGA のビットストリームには、コンフィギュレーションデータ以外に FPGA コンフィ

ギュレーションロジックへのコマンドも含まれます。

7 シリーズ FPGA のビットストリームは、次の 3 つの部分で構成されます。

• 「バス幅の自動検出」

• 「同期ワード」

• FPGA コンフィギュレーション

バス幅の自動検出

すべてのビットストリームの開始部分には、バス幅の自動検出パターンが挿入されます。これは、

パラレルコンフィギュレーションモードで自動的にコンフィギュレーションバス幅を検出するた

めに使用されます。このパターンは同期ワードの前にあるため、シリアルコンフィギュレーション

モードでは無視されます。

パラレルコンフィギュレーションモードでは、バス幅はコンフィギュレーションロジックによっ

て自動的に検出されます。バス幅検出パターンは、ビットストリームの先頭に置かれます。コンフィ

ギュレーションロジックではパラレルバスの下位 8 ビットのみがチェックされ、受信したバイト

シーケンスに基づいて自動的に適切な外部バス幅に切り替えることができます。表 5-2 に、バス幅

検出パターンを挿入したビットストリームの例を示します。詳しくは「パラレルバスのビット順」

で説明しますが、 FPGA データピンに現れるビットパターンはスワップしています。

表 5-2 に示したビットストリームデータは、スワップしていないビットストリームの 32 ビットコンフィギュレーションワードです。スワップした形式、およびスワップしていない形式の詳細は、

「コンフィギュレーションデータファイルの形式」を参照してください。

HEX ユーザー指定

ISE PROMGen または iMPACT、

または

Vivado write_cfgmem -format HEX

コンフィギュレーションデータのみを含む ASCII 形式の

PROM ファイルです。主に、カスタムコンフィギュレーショ

ンソリューションで使用します。

注記 :

1. ビットスワップの詳細は、「ビットスワップ」を参照してください。

2. BitGen および PROMGen の構文の詳細は、『コマンドラインツールユーザーガイド』 (UG628) を参照してください。 Vivado DesignSuite での同等のツールおよび構文については、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照して

ください。

3. 通常、 PROM ファイルは SPI コンフィギュレーションモードを除きビットスワップされます。 SPI フラッシュの場合は、 PROMGen の-spi オプションを使用してビットスワップのないファイルを生成します。

表 5-1 : ザイリンクスのコンフィギュレーションファイルの形式 (続き)

ファイル

拡張子

ビットスワップ(1) ザイリンクスツール(2) 説明

表 5-2 : バス幅検出パターン

D[24:31] D[16:23] D[8:15] D[0:7] 注釈

0xFF 0xFF 0xFF 0xFF

0x00 0x00 0x00 0xBB バス幅検出パターン

0x11 0x22 0x00 0x44 バス幅検出パターン

0xFF 0xFF 0xFF 0xFF

0xFF 0xFF 0xFF 0xFF






メモリファイルの生成

ザイリンクスツールで生成されるコンフィギュレーションビットストリーム (BIT または RBTファイル) には必ずバス幅の自動検出パターンが含まれるため、バス幅の自動検出をユーザーが意

識することはほとんどありません。モードピンをマスターシリアル、スレーブシリアル、 JTAG、

SPI モードのいずれかに設定している場合、検出パターンはコンフィギュレーションロジックで無

視されます。

x8 バスの場合、コンフィギュレーションバス幅検出ロジックが D[0:7] ピンで初に 0xBB、次に

0x11 を検出します。x16 バスの場合は、D[0:7] ピンで初に 0xBB、次に 0x22 を検出します。x32バスの場合は、 D[0:7] ピンで初に 0xBB、次に 0x44 を検出します。

0xBB 直後のバイトが 0x11、 0x22、 0x44 のいずれでもない場合、バス幅のステートマシンがリ

セットされ、有効なシーケンスが検出されるまで 0xBB を検索します。その後、適切な外部バス幅

に切り替わり、同期ワードの検出を開始します。バス幅が検出されると、電源の入れ直し、

PROGRAM_B パルス、 JPROGRAM リセット、または IPROG リセットが発行されるまで、

SelectMAP インターフェイスはそのバス幅に固定されます。

同期ワード

特別な同期ワードを使用し、コンフィギュレーションロジックを 32 ビットワードに揃えることが

できます。同期ワードが検出されるまで、 FPGA はパケット処理を開始しません。パラレルコン

フィギュレーションモードでは、同期ワードの前にバス幅が正しく検出される必要があります。

表 5-3 に、ビットスワップなしのビットストリーム形式における同期ワードを示します。


PROM ファイルは、 ISE Design Suite の場合は PROMGen ユーティリティを用い、 Vivado DesignSuite の場合は Tcl コマンド WRITE_CFGMEM を用いてビットストリームファイルから生成され

ます。 PROMGen はコマンドラインから直接実行することも、 iMPACT のファイル生成モードで

間接的に実行することもできます。PROMGen の構文の詳細は、『コマンドラインツールユーザー

ガイド』 (UG628) を参照してください。また、 iMPACT の詳細は、 ISE ツールのマニュアルを参照

してください。 WRITE_CFGMEM の詳細は、『Vivado Design Suite ユーザーガイド : プログラム

およびデバッグ』 (UG908) を参照してください。 PROM ファイルは、ビットストリームを PROMプログラミング用の形式に変換し、シリアルデイジーチェーン用にビットストリームファイルを

結合する場合に使用します ( 「シリアルデイジーチェーン用の PROM ファイル」参照)。

シリアルデイジーチェーン用の PROM ファイルシリアルデイジーチェーンは、個別の BIT ファイルを結合しただけではプログラムできないため、

シリアルデイジーチェーン専用の形式でコンフィギュレーションデータを用意する必要がありま

す。 PROMGen (または iMPACT) を使用すると、複数のビットストリームからシリアルデイジー

0xAA 0x99 0x55 0x66 同期ワード

… … … … …

表 5-2 : バス幅検出パターン (続き)

D[24:31] D[16:23] D[8:15] D[0:7] 注釈

表 5-3 : 同期ワード

31:24 23:16 15:8 7:0

0xAA 0x99 0x55 0x66






UG470 (v1.9) 2014 年 11 月 14 日


チェーン専用形式の PROM ファイルを生成できます。PROM ファイルを生成するには、PROMGenで複数のビットストリームを選択して -n、 -u、 -d オプションを指定するか、または iMPACT のFile Generation Wizard を使用します。 Tcl コマンド WRITE_CFGMEM の場合、 -loadbit

"up|down <address1> <bitfile1.bit> <address2> <bitfile2.bit>" 引数を使用しま

す。詳細は、各ツールのマニュアルを参照してください。

PROMGen は、下位デバイスのコンフィギュレーションデータを上位デバイスのコンフィギュレー

ションパケットの中にネストしてビットストリームの形式を変換します。デイジーチェーンのコ

ンフィギュレーションを実行する際、上位デバイスに複数のビットストリームを送信すると初

のデバイスのみがコンフィギュレーションされ、以降のデータは無視されます。

SelectMAP コンフィギュレーション用の PROM ファイル

MCS ファイルは、主に SelectMAP モードで単一の FPGA をプログラムする場合に用いるザイリ

ンクスコンフィギュレーション PROM のプログラムに使用します。カスタムコンフィギュレー

ションソリューションでも手軽に利用できる PROM ファイル形式は、何も加工していない BINおよび HEX 形式のファイルです。ただし場合によっては、ファイル形式の変更が必要になること

があります。詳細は、アプリケーションノート『スレーブシリアル/SelectMAP モードでマイクロ

プロセッサを使用した 7 シリーズ FPGA のコンフィギュレーション』 (XAPP583) を参照してくだ

さい。

SelectMAP コンフィギュレーション用の複数のコンフィギュレーションビットストリームが 1 つのメモリデバイスにある場合、それらのビットストリームを 1 つのシリアルデイジーチェーン

PROM ファイルに結合するのではなく、複数の BIN または HEX ファイルでターゲットのメモリ

デバイスをプログラムする必要があります。複数の個別データストリームを持つ PROM ファイル

が 1 つ必要な場合は、 iMPACT でパラレル PROM をターゲットにし、目的のデータストリーム数

を選択して生成します。あるいは、PROMGen のコマンドラインから生成することもできます。詳

細は、 PROMGen ツールのマニュアルを参照してください。

SPI/BPI コンフィギュレーション用の PROM ファイル

PROMGen の -d および -u オプション、 iMPACT File Generation Wizard、または write_cfgmem-loadbit 引数を使用してサードパーティのフラッシュデバイスに対応した PROM ファイルを

作成できます。出力には、使用しているサードパーティプログラマでサポートされている形式を

選択してください。BPI デバイスによっては、PROM ファイルをプログラムする際にエンディアン

のスワップを有効にする必要があります。詳細は、フラッシュデバイスベンダーの資料を参照し

てください。

ビットスワップ

ビットスワップとは、バイト内でビット位置を入れ替えることです。 PROMGen -spi オプション

または write_cfgmem -interface spi1|spi2|spi4 オプションを使用して SPI コンフィギュ

レーションモードを指定した場合を除き、 MCS 形式の PROM ファイルは常にビットスワップさ

れます。ファイル形式が HEX の場合、ビットスワップを使用するかどうかはユーザーオプション

で指定できます。ビットストリームファイル (BIT、 RBT、 BIN) がビットスワップすることはあ

りません。

HEX ファイル形式には、コンフィギュレーションデータのみ含まれますが、その他の形式の

PROM ファイルには、FPGA にはダウンロードされないアドレスおよびチェックサム情報が含まれ

ます。このアドレスおよびチェックサム情報は、サードパーティのデバイスプログラマが使用す

るもので、 PROM へはプログラムされません。






図 5-1 に、 2 バイトのデータ (0xABCD) のビットスワップを示します。

各バイトの MSB は、データの方向に関係なく D0 ピンに割り当てられます。

• ビットスワップしたデータでは、右端のビットが D0

• ビットスワップしていないデータでは、左端のビットが D0

ビットスワップが必要かどうかは、完全にアプリケーションによって決定します。ビットスワッ

プは、シリアル、 SelectMAP、または BPI PROM ファイルおよび ICAPE2 インターフェイスで可

能です。

パラレルバスのビット順

従来の SelectMAP x8 モードの場合、 CCLK の 1 サイクルで 1 バイトのコンフィギュレーション

データが読み込まれ、各バイトの MSB ( 上位ビット ) は D0 ピンに出力されます。この D0 = MSB、

D7 = LSB という規則はほかのデバイスには該当しませんが、ザイリンクスの FPGA はすべてこの

規則に従っています。ビットスワップの規則は、7 シリーズ FPGA の BPI x8 モードおよび ICAPE2インターフェイスにも該当します ( 「ビットスワップ」参照)。

7 シリーズデバイスでは、ビットスワップ規則は x16 および x32 バス幅にも適用され、データは

各バイト内でビットスワップされます。7 シリーズ FPGA のビット順は Virtex®-6 FPGA の場合と

同じです。

表 5-4 および表 5-5 に、ビットストリーム内の同期ワード例を示します。この例では、スレーブ

SelectMAP、マスター SelectMAP、 BPI モードなどのパラレルコンフィギュレーションモードを

使用した場合、そして ICAPE2 インターフェイスを使用した場合に FPGA データピンに現れる

データを示しています。


図 5-1 : ビットスワップの例

UG470_c5_01_072610

Hex:

Binary:

Bit-SwappedBinary:

Bit-SwappedHex:

SelectMAPData Pin:

D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7

1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1

A B C D

1 1 0 1 0 1 0 1 1 0 1 1 0 0 1 1

D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0

D 5 B 3

SelectMAPData Pin:




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コンフィギュレーションの遅延

コンフィギュレーションの開始を遅らせるには、初期化中に INIT_B ピンを Low に保持します

(図 5-4 参照)。いったん INIT_B が High になると、その後に INIT_B を Low にしてもコン

フィギュレーションを遅延させることはできません。

表 5-6 に、初期化およびコンフィギュレーションの遅延に関連する信号を示します。

表 5-4 : 同期ワードのビットスワップ例

同期ワード [31:24](1) [23:16] [15:8] [7:0]

ビットストリーム形式 0xAA 0x99 0x55 0x66

ビットスワップ後 0x55 0x99 0xAA 0x66

注記 :

1. ビットスワップすると、 [31:24] は 0xAA から 0x55 に変化します。

表 5-5 : x8、 x16、 x32 モードでの同期ワードのデータシーケンス例

CCLK サイクル 1 2 3 4

x8 モードの D[7:0] ピン 0x55 0x99 0xAA 0x66

x16 モードの D[15:0] ピン 0x5599 0xAA66

x32 モードの D[31:0] ピン 0x5599AA66

表 5-6 : 初期化およびコンフィギュレーションの遅延に関連する信号

信号名タイプアクセス(1) 説明

INIT_B 入力、出力、

またはオープ

ンドレイン

INIT_B ピンを介して外部

からアクセス可能

パワーオンリセットまたは PROGRAM_B リセット

後、 INIT_B が Low 駆動し、 FPGA がコンフィギュ

レーションメモリを初期化 (クリア) 中であることを

示します。

モードピンのサンプリング前は入力となり、Low に保

持することでコンフィギュレーションの開始を遅らせ

ることができます。

モードピンのサンプリング後はオープンドレインの

アクティブ Low 出力となり、コンフィギュレーション

中の CRC エラーまたはコンフィギュレーション後の

リードバック CRC エラー ( リードバック CRC が有効

の場合) の有無を示します。

0 = CRC または IDCODE エラー (DONE が Low)、またはリードバック CRC エラー (DONE が High、リードバック CRC が有効の場合)

1 = CRC エラーなし、コンフィギュレーションの

初期化完了

INIT_COMPLETE ステータス(2) 7 シリーズ FPGA のステー

タスレジスタを介してア

クセス可能な内部信号

INIT_B 信号が内部でリリースされているかを示しま

す。




コンフィギュレーションシーケンス


コンフィギュレーションインターフェイスにはいくつかの種類がありますが、7 シリーズデバイ

スをコンフィギュレーションする基本的な手順はすべてのモードで共通です。図 5-2 に、7 シリー

ズ FPGA のコンフィギュレーションプロセスを示します。ここからは、各手順 (図中では灰色で

表示) について詳しく説明します。

初の 3 つのセットアップ段階では、7 シリーズデバイスを初期化し、モードピンをサンプリング

してコンフィギュレーションモードを判断します。

設定 (手順 1 - 3)セットアップのプロセスは、すべてのコンフィギュレーションモードで同じです (図 5-3 参照)。

セットアップの各手順は、デバイスを正しくコンフィギュレーションするために非常に重要です。

この手順では、 1. デバイスの電源投入、 2. コンフィギュレーションメモリのクリア、 3. モードピンのサンプリングを実行します。

デバイスの電源投入 (手順 1)

7 シリーズデバイスのコンフィギュレーションには、 VCCO_0、 VCCAUX、 VCCBRAM、 VCCINT ピンへの電源投入が必要です。パワーオンシーケンスの要件については、各 7 シリーズ FPGA デー

タシートを参照してください。

MODE_STATUS[2:0] ステータス 7 シリーズ FPGA のステー

タスレジスタを介してア

クセス可能な内部信号

ステータスが読み込まれたときのモードピンの値を

示します。

注記 :

1. 7 シリーズ FPGA のステータスレジスタの詳細は、 117 ページの表 5-28 を参照してください。 SelectMAP を介したデバイスのステータ

スレジスタへのアクセスについては、第 6 章「リードバックおよびコンフィギュレーションの検証」を参照してください。

2. タイプがステータスの場合は、対応するピンのない内部ステータス信号です。

表 5-6 : 初期化およびコンフィギュレーションの遅延に関連する信号 (続き)



図 5-2 : 7 シリーズ FPGA のコンフィギュレーションプロセス

DevicePower-Up

Sample ModePins

SynchronizationDevice ID

CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data

Start FinishUG470_c5_02_072610

BitstreamLoading

Steps

1 2 3 4 5 6 7 8

Setup


図 5-3 : デバイスの電源投入 (手順 1)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8

Setup




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JTAG コンフィギュレーションのピンはすべて 1 つの専用バンクにあり、専用の電源電圧 (VCCO_0)が供給されます。多目的ピンはバンク 14 とバンク 15 にあります。専用入力ピンはすべて、VCCO_0LVCMOS レベルで動作します。アクティブな専用出力ピンはすべて、LVCMOS、12mA 駆動能力、

Fast スルーレートに設定されて VCCO_0 電圧レベルで動作します。Persist モードを使用すると、コ

ンフィギュレーション後も選択したコンフィギュレーションモードの多目的 I/O はアクティブな

状態を維持します。この際、 I/O 規格は LVCMOS、 12mA 駆動能力、スルーレートとなります。

多目的 I/O を使用するモードでは、関連する VCCO_14 または VCCO_15 をデバイスコンフィギュ

レーションの I/O 規格に一致する電圧に接続する必要があります。また、コンフィギュレーション

実行中のピンは、 LVCMOS、 12mA 駆動能力、 Fast スルーレートです。

電源投入の際には、 VCCINT ピンに 1.0V または 0.9V (-2L の場合) の電源電圧を供給する必要があ

ります。JTAG モード場合は、7 シリーズ FPGA のコンフィギュレーション時に VCCO_0 以外の I/O電圧に電源を供給する必要はありません。多目的ピンを使用するコンフィギュレーションモード (シリアル、マスター BPI、 SPI、 SelectMAP など) を選択した場合、 VCCO_14 と VCCO_15 のいずれ

かまたは両方に電源を供給する必要があります。表 5-7 に、コンフィギュレーションに必要な電源

を示します。表 5-8 に、電源投入に関するタイミングパラメーターを示します。電圧の定格値につ

いては、各 7 シリーズ FPGA データシートを参照してください。

表 5-7 : コンフィギュレーションに必要な電源

ピン名説明

VCCINT 内部コアロジックの電源

VCCBATT(1) AES 復号化キーを格納したメモリのバックアップ電源 (キー格納用メモリを

使用しない場合は、 VCCAUX または GND に接続)

VCCAUX 補助回路用の 1.8V 電源

VCCAUX_IO_# 補助 I/O 回路の 1.8V/2.0V 電源ピン

VCCBRAM FPGA のロジックブロック RAM の電源ピン

VCCO_0 コンフィギュレーションバンク電源電圧

VCCO_14 VCCO_15

多目的コンフィギュレーションピンの出力電源電圧。コンフィギュレーショ

ンでサポートされる標準的な I/O 電圧レベルは、 1.5V、 1.8V、 2.5V、および

3.3V

注記 :

1. VCCBATT は、AES 暗号化したビットストリームの復号化キーを FPGA のバックアップバッテリ付き RAMに格納した場合のみ使用します。

表 5-8 : 電源投入に関するタイミングパラメーター

説明シンボル

プログラムレイテンシ TPL

POR (パワーオンリセット ) TPOR

CCLK 出力遅延 TICCK

プログラムパルス幅 TPROGRAM

注記 :

1. 電源投入時のタイミング特性については、各 7 シリーズ FPGA データシートを参照してください。





図 5-4 に、電源投入時の波形を示します。

電源投入時に適切に動作させるには、各 7 シリーズ FPGA データシートに記載のガイドラインに

従ってください。電源は、各 7 シリーズ FPGA データシートに記載された電源立ち上がり時間内に

単調増加で立ち上がる必要があります。電源電圧はすべて推奨動作範囲内とする必要があります。

VCCINT が VDRINT を下回ったり、 VCCAUX が VDRI を下回ると、コンフィギュレーションデータ

が失われる可能性があります (各電圧値の詳細は、各 7 シリーズ FPGA データシート参照)。

単調増加での立ち上がりが不可能な場合は、システム電源が VCCO_0、VCCAUX、VCCBRAM、VCCINTの小推奨動作電圧に達するまで INIT_B ピンを Low に維持してコンフィギュレーションの開始

を遅らせてください ( 「コンフィギュレーションの遅延」参照)。一部のコンフィギュレーション

モードではバンク 14 とバンク 15 のいずれかまたは両方を使用します。これらのバンクをコンフィ

ギュレーションで使用する場合、 INIT_B が High になる前にそれぞれの電源電圧 (VCCO_14、

VCCO_15) も小推奨動作電圧に達していなければなりません。

電源投入後、 PROGRAM_B ピンを Low にトグルしてデバイスをリコンフィギュレーションでき

ます (図 5-5 参照)。


図 5-4 : デバイスの電源投入タイミング


図 5-5 : PROGRAM_B ピンを Low に切り替えてデバイスをリコンフィギュレーションする

UG470_c5_04_071114

TPOR

TICCK

INIT_B

CCLK Output or Input

VALIDM0, M1, M2*

(Required)

*Can be either or , but must not toggle during and after configuration.

Last to ramp ofVCCINT/VCCAUX/

VCCBRAM/VCCO_0

UG470_c5_20_073014

PROGRAM_B

INIT_B

CCLK

M0, M1, M2 Valid

tlCCK

tPL

tPROGRAM




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コンフィギュレーションメモリのクリア (手順 2、初期化)

コンフィギュレーションメモリは、デバイスへの電源投入後、PPROGRAM_B ピンの Low パルス

後、 JTAG JPROGRAM 命令または IPROG コマンドの使用後、あるいはフォールバックリコン

フィギュレーションシーケンス中に逐次初期化されます。グローバルセット / リセット (GSR) のア

サートによってブロック RAM は初期ステートにリセットされ、フリップフロップは再初期化され

ます。初期化の間、グローバルトライステート (GTS) を使用することでコンフィギュレーション

専用ピンおよび JTAG ピン以外の I/O はハイインピーダンス状態となります。初期化中、 INIT_Bは内部で Low に維持され、電源投入時は TPOR 経過後に (図 5-4 参照)、その他の場合は TPL 経過

後にリリースされます。 INIT_B を外部から Low に保持すると、デバイスはピンがリリースされる

まで初期化プロセスのその時点の状態で待機し、 TPOR または TPL 遅延が実現します。

PROGRAM_B の短 Low パルス時間は、 TPROGRAM タイミングパラメーターによって決定し

ます。

モードピンのサンプリング (手順 3)

INIT_B ピンが High に遷移すると、デバイスはモードピン M[2:0] をサンプリングし、マスター

モードの場合はコンフィギュレーションクロック (CCLK) の駆動を開始します。この時点で、デバ

イスは CCLK の立ち上がりエッジでコンフィギュレーションデータ入力ピンのサンプリングを開

始します。 BPI および SelectMAP モードでは、バス幅はデフォルトで x8 であり、ステータスレジスタにこれが反映されます。バス幅検出シーケンス後、ステータスレジスタがアップデートされ

ます。パワーサイクルまたは PROGRAM_B のアサートによってリコンフィギュレーションされ

た場合のみモードピンが再度サンプリングされます。


図 5-6 : 初期化 (手順 2)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8

Setup


図 5-7 : モードピンのサンプリング (手順 3)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8

Setup





ビットストリームの読み込み (手順 4 - 7)ビットストリームの読み込みプロセスは、すべてのコンフィギュレーションモードでほぼ共通で

す。主な違いは、コンフィギュレーションロジックへのインターフェイスです。これらの違いに関

する詳細は、第 2 章「コンフィギュレーションインターフェイス」で説明しています。

同期 (手順 4)

BPI、スレーブ SelectMAP、およびマスター SelectMAP モードでは、初にバス幅を検出する必

要があります ( 「バス幅の自動検出」参照)。スレーブシリアル、マスターシリアル、 SPI、および

JTAG モードでは、バス幅検出パターンは無視されます。バス幅検出シーケンスの次に、 32 ビット

の特別な同期ワード (0xAA995566) をコンフィギュレーションロジックに送信する必要がありま

す。同期ワードは、これからコンフィギュレーションデータの送信が開始されることをデバイスに

通知すると共に、内部のコンフィギュレーションロジックがコンフィギュレーションデータに揃

うようにします。「バス幅自動検出」シーケンスを除き、同期ワードよりも前のコンフィギュレー

ション入力ピン上のデータはすべて無視されます。

ツールで生成したコンフィギュレーションビットストリーム (BIT ファイル) には必ずバス幅検出

パターンと同期ワードの両方が含まれるため、同期をユーザーが意識することはほとんどありませ

ん。表 5-9 に、同期に関連する信号を示します。


図 5-8 : 同期 (手順 4)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8

表 5-9 : 同期化に関連する信号

信号名タイプアクセス説明

DALIGN ステータス SelectMAP インターフェイスで ABORT シー

ケンス中にのみ使用可能です。

デバイスが同期しているかどうかを示します。

IWIDTH ステータス内部信号です。 7 シリーズ FPGA ステータス

レジスタを介してのみアクセス可能です。 (1)

ステータスレジスタ BUS_WIDTH のビット

が検出したバス幅を示します。

検出されたバス幅を示します。

00 = x1

01 = x8

10 = x16

11 = x32

ICAPE2 が有効な場合、この信号はコンフィギュ

レーション完了後の ICAPE2 幅を示します。

注記 :

1. 7 シリーズ FPGA のステータスレジスタの詳細は、表 5-28 を参照してください。JTAG または SelectMAP を介したデバイスのステータ

スレジスタへのアクセスについては、第 6 章「リードバックおよびコンフィギュレーションの検証」を参照してください。




UG470 (v1.9) 2014 年 11 月 14 日


デバイス ID の確認 (手順 5)

デバイスの同期後、コンフィギュレーションデータフレームを読み込む前にデバイス ID を確認す

る必要があります。これは、別のデバイス用にフォーマットされたビットストリームでコンフィギュ

レーションされることを防ぐためです。

コンフィギュレーション中に ID エラーが発生すると、デバイスはフォールバックリコンフィギュ

レーションの実行を試みます。

デバイス ID チェックはビットストリームに組み込まれているため、この処理を設計者が意識する

ことはほとんどありません。この場合のデバイス ID チェックは、 JTAG IDCODE レジスタを介し

てではなく、コンフィギュレーションロジックに対するビットストリーム内のコマンドによって実

行されます。

7 シリーズ FPGA の JTAG IDCODE レジスタのフォーマットは次のとおりです。

vvvv:fffffff:aaaaaaaaa:ccccccccccc1

説明 :

v = リビジョン

f = 7 ビットのファミリコード

a = 9 ビットのアレイコード (4 ビットのサブファミリコードと 5 ビットのデバイスコード )

c = 企業コード

コンフィギュレーションデータフレームの読み込み (手順 6)

同期ワードの読み込みとデバイス ID の確認が完了すると、コンフィギュレーションデータフレー

ムが読み込まれます (110 ページの「コンフィギュレーションメモリフレーム」参照)。このプロセ

スをユーザーが意識することはほとんどありません。


図 5-9 : デバイス ID の確認 (手順 5)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8


図 5-10 : コンフィギュレーションデータフレームの読み込み (手順 6)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8





CRC (Cyclic Redundancy Check) (手順 7)

コンフィギュレーションデータフレームの読み込み時に、デバイスはコンフィギュレーション

データパケットから CRC 値を算出します。コンフィギュレーションデータフレームの読み込み

後、コンフィギュレーションビットストリームによりデバイスに対して CRC を確認する命令が発

行され、その後に正しい CRC 値が送信されます。デバイスが算出した CRC 値がビットストリーム

内の正しい CRC 値と一致しない場合、デバイスは INIT_B を Low 駆動し、コンフィギュレーショ

ンを中断します。 CRC チェックはデフォルトでコンフィギュレーションビットストリームに含ま

れますが、不要であれば無効にできます ( 『コマンドラインツールユーザーガイド』 (UG628) の「BitGen」参照)。 CRC チェックを無効にすると、誤ったコンフィギュレーションデータフレーム

が読み込まれ、デザインの動作不良やデバイスの損傷を引き起こす可能性があります。

FPGA がマスターとなっているモードでのコンフィギュレーションで CRC エラーが発生すると、

フォールバックリコンフィギュレーションが実行されます。BPI および SPI モードでフォールバッ

クリコンフィギュレーションが再びエラーになった場合、BPI/SPI インターフェイスを再同期する

には、 PROGRAM_B ピンをパルスし、コンフィギュレーションプロセスを初から再実行する必

要があります。その場合も JTAG インターフェイスは応答可能で、デバイスも有効ですが、BPI/SPIインターフェイスのみ動作できない状態にあります。 SelectMAP モードの場合は、 PROGRAM_Bピンを Low にパルスするか、ABORT シーケンスを開始することによって再同期できます (第 2 章

の「SelectMAP コンフィギュレーションモード」参照)。

7 シリーズデバイスでは 32 ビットの CRC チェックが使用されます。 CRC チェックは、コンフィ

ギュレーションビットストリームの送信エラーを検出するためのものですが、ある特定の状況下で

は検出できない可能性もあります。これは、ダブルクロッキングなどのクロッキングエラーによっ

て 32 ビットのビットストリームパケットとコンフィギュレーションロジックの同期が失われた場

合などです。同期が失われると、以降のコマンドは CRC チェックのコマンドを含め一切認識され

なくなります。このような状況では CRC が無視されるため、 DONE が Low、 INIT_B が High になってコンフィギュレーションが完了しません。 BPI モードの非同期読み出しでは、アドレスカウ

ンターが終的にオーバーフローまたはアンダーフローしてラップアラウンドが起こり、これに

よってフォールバックリコンフィギュレーションが開始します。 BPI 同期読み出しモードでは、エ

ラー条件のラップアラウンドはサポートされません。

スタートアップ (手順 8)


図 5-11 : CRC (Cyclic Redundancy Check) (手順 7)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8


図 5-12 : スタートアップシーケンス (手順 8)

DevicePower-Up

Sample ModePins


CheckCRC Check

ClearConfiguration

Memory

StartupSequence

LoadConfiguration

Data


BitstreamLoading

Steps

1 2 3 4 5 6 7 8





UG470 (v1.9) 2014 年 11 月 14 日


コンフィギュレーションフレームの読み込みが完了すると、スタートアップシーケンスの開始命

令がビットストリームからデバイスに与えられます。スタートアップシーケンスは、 8 フェーズ (フェーズ 0 ～ 7) のシーケンシャルステートマシンで制御されます。スタートアップシーケンサー

は、表 5-10 に示すタスクを実行します。

EOS のアサートを除くスタートアップイベントの順序は、ビットストリームオプションでユー

ザーがプログラムできます ( 『コマンドラインツールユーザーガイド』 (UG628) 参照)。表 5-10に、一般的なイベントの順序を示します。実際のスタートアップイベントの各フェーズはユーザー

でプログラム可能ですが、 EOS は常に後のフェーズでアサートされます。スタートアップオプ

ションのガイドラインは、第 2 章「コンフィギュレーションインターフェイス」を参照してくださ

い。表 5-11 に、デフォルト設定でのスタートアップイベントの順序を示します。

適切なオプションを使用すると、スタートアップシーケンスで MMCM がロックするか DCI が一

致するまで待機させることができます。通常、これらのオプションは、 MMCM のロックまたは

DCI の一致の前に、DONE、GTS、および GWE がアサートされないようにするために設定します。

DONE 信号は、ユーザーが指定したサイクルでスタートアップシーケンサーによってリリースさ

れますが、実際に DONE ピンがロジック High になるまで、スタートアップは続行されません。

DONE ピンはオープンドレインの双方向信号です。 DONE ピンがリリースされると、 Low 駆動が

停止してピンが内部プルアップ抵抗によってプルアップされます。DONE ピンとコンフィギュレー

ションロジック間にレジスタを追加するため、 DONE_PIPE はデフォルトで有効になっています。

7 シリーズ FPGA における DONE 信号の変更点については、表 2-4 を参照してください。表 5-12にスタートアップシーケンスに関連した信号を示し、図 5-13 にその波形を示します。

表 5-10 : スタートアップイベントのユーザー選択可能なサイクル

フェーズイベント

1 ～ 6 MMCM がロックするまで待機する (オプション)

1 ～ 6 DCI が一致するまで待機する (オプション)

1 ～ 6 GWE (グローバルライトイネーブル) をアサートし、RAM およびフリップフロップ

の状態を変更可能にする

1 ～ 6 GTS (グローバルトライステート ) をディアサートし、 I/O を有効にする

1 ～ 6 DONE ピンをリリースする

7 EOS (End Of Startup) をアサートする

表 5-11 : デフォルトのスタートアップイベントのシーケンス

フェーズイベント

4 DONE ピンをリリースする

5 GTS をディアサートし、 I/O を有効にする

6 GWE をアサートし、 RAM とフリップフロップの状態を変

更可能にする

7 EOS をアサートする






表 5-12 : スタートアップシーケンサーに関連する信号


DONE 双方向(2) DONE ピンまたは 7 シリー

ズ FPGA のステータスレジ

スタ

コンフィギュレーションが完了したことを示します。外

部で Low を維持し、スタートアップをほかの FPGA と同期させることができます。

Release_DONE

ステータス7 シリーズ FPGA ステータス

レジスタ

デバイスが DONE ピンの Low 駆動を停止したかを示し

ます。ピンを外部から Low に維持した場合、

Release_DONE と実際の DONE ピンの値が異なること

があります。

GWE(3) グローバルライトイネーブル (GWE)。アサートされる

と、 FPGA の CLB、 IOB フリップフロップ、およびそ

の他の同期エレメントが有効になります。

GTS グローバルトライステート (GTS)。アサートされると、

コンフィギュレーションピン用を除くすべての I/O ドラ

イバーが無効になります。

EOS EOS (End of Startup)。コンフィギュレーションおよびス

タートアッププロセスが完全に終了したこと示します。

DCI_MATCH すべての DCI (デジタル制御インピーダンス) コント

ローラーの内部抵抗が、外部の参照抵抗と一致している

ことを示します。

MMCM_LOCK すべてのクロックマネージメントブロックの準備が完

了したことを示します。この信号は、デフォルトでアサー

トされています。また、 MMCM に LOCK_WAIT オプ

ションを使用し、ビットストリーム生成時に LockCycleオプションを使用した場合にアクティブになります。

注記 :

1. 7 シリーズ FPGA のステータスレジスタの詳細は、表 5-28 を参照してください。 JTAG または SelectMAP を介したデバイスのステー

タスレジスタへのアクセスについては、第 6 章「リードバックおよびコンフィギュレーションの検証」を参照してください。

2. オープンドレイン出力です。

3. GWE はコンフィギュレーションクロック (CCLK) に同期してアサートされるため、デバイス全体のスキューが大きくなります。このた

め、順次エレメントはユーザーのシステムクロックに同期してリリースされず、スタートアップ中にタイミング違反が発生する可能性が

あります。スタートアップ後にデザインをリセットし、その他の同期化テクニックを適用することを推奨します。


図 5-13 : コンフィギュレーション信号のシーケンス (デフォルト設定でのスタートアップの場合)

POR

INIT_B

DONE

EOS

CCLK

Initialization Configuration StartupEnd of BitstreamUG470_c5_12_071114

GWE

GTS




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End of Startup へのクロッキング

デフォルトで、DONE はスタートアップのフェーズ 4 でリリースされ、DONE_PIPE が有効になっ

て 1 クロックサイクルのレイテンシが追加されます。DONE はコンフィギュレーションが完了し、

すべてのデータが読み込まれたことを示すものですが、スタートアップシーケンスが End ofStartup のフェーズ 7 まで正しくかつ確実に完了するには追加クロックサイクルを適用する必要が

あります。 DONE 後は控えめに見積もっても 24 のクロックサイクルが必要で、これがも一般的

な使用例です。ビットストリームオプションの LCK_cycle または Match_cycle によって未定義の

クロックサイクル数が追加されます。

多目的コンフィギュレーションピンで DCI を使用

I/O バンク 14 または 15 にあるコンフィギュレーションピンがユーザーデザインの DCI I/O 規格

に割り当てられている場合には、 DCIRESET プリミティブもデザインに含めて使用する必要があ

ります。デザインは DCIRESET の RST 入力をパルスした後、 LOCKED 信号がアサートされるま

で待機してから、DCI 規格を使用する多目的コンフィギュレーションピンのユーザー入力または出

力を使用するようにしてください。コンフィギュレーションピンとして機能する多目的コンフィ

ギュレーション I/O ピンは、デバイス初期化中に実行される初の DCI 調整を無視します。詳細

は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してください。

STARTUPE2 プリミティブ STARTUPE2 プリミティブ (図 5-14 参照) は、ユーザーロジックとコンフィギュレーションロジッ

クの制御およびステータス信号間を結ぶインターフェイスを提供します。ピンの多くはスタート

アップシーケンスに関連し、スタートアップクロックのユーザー指定を可能にする CLK 信号など

が含まれます。 STARTUPE2 をデザインでインスタンシエートすることで、選択されたコンフィ

ギュレーション信号をデバイス動作中にユーザーが制御できるようになります。


図 5-14 : STARTUPE2 プリミティブ






表 5-13 に STARTUPE2 プリミティブのピンを示します。

表 5-13 : STARTUPE2 のピン

ピン名タイプ説明

CLK 入力ユーザースタートアップクロックピンです。デバイススタートアップシーケンスクロックを駆動する FPGA ロジックからの入力です。スタートアップシーケンス用にユー

ザー定義された CCLK を供給します。

GSR 入力推奨されていません – Low に接続して無効にします。 GSR (グローバルセット / リセッ

ト ) ピンは FPGA からのアクティブ High 入力で、 CLB フリップフロップの再初期化に

使用可能な非同期セット / リセットをアサートします。 GSR 信号はデバイス全体に及び、

ユーザークロックに非同期でリリースされます。非同期リリースやデバイス全体のス

キューが原因で、フリップフロップは同じクロックサイクルでリリースされず、メタス

テーブルが発生する可能性があります。 GSR を使用するアプリケーションでは、 GSR 前にすべてのクロックが停止するか、または GSR 後にデバイスがリコンフィギュレー

ションされることが必要です。同じフリップフロップの初期化 (セット / リセット ) は、

スタートアップ前のデバイスコンフィギュレーションで問題なく実行されます。

GTS 入力グローバルトライステートピンです。 FPGA ロジックからのアクティブ High 入力で、

すべてのユーザー I/O をハイインピーダンスステートにします。コンフィギュレーショ

ン中、同じ機能が常にアサートされます。ほとんどのアプリケーションでは、このピン

を Low に接続します。

KEYCLEARB 入力バックアップバッテリ付きの RAM から AES 複合化キーをクリアします。FPGA ファブ

リックからのアクティブ Low 入力です。データシートに記載の TPROGRAM 遅延の間こ

のピンを Low に保持すると、バックアップバッテリ付き RAM (BBRAM) に格納されて

いる復号化キーの内容が消去されます。

PACK 入力 PROGRAM_B または JPROGRAM 肯定応答信号を示します。 FPGA ロジックからの入

力であり、 PROGRAM_B 信号のアサートに対して肯定応答を返し、中断していた PROGRAM_B ステートマシンを再開して FPGA を引き続きリセットします。このピン

は、 PROG_USR 属性を True に設定した場合のみ有効になります。

PREQ 出力 FPGA ロジックへの PROGRAM_B パルスまたは JPROGRAM REQuest 要求です。

FPGA ロジックへの出力です。デバイスをリセットするための PROGRAM_B ステートマシンからの要求です。これにより、デザインがリセットを完了できる状態になるまで PROGRAM_B 要求がゲート制御されます。このピンは、 PROG_USR 属性を True に設

定した場合のみ有効になります。

USRCCLKO 入力 CCLK ピンです。 FPGA ロジックからの入力で、コンフィギュレーション後にロジック

で生成されたカスタムクロック周波数を FPGA CCLK ピンに駆動します。コンフィギュ

レーション後に外部 SPIフラッシュデバイスにアクセスする際に使用します。詳細は、

「USRCCLKO」を参照してください。

USRCCLKTS 入力 CCLK ピンに対するユーザー CCLK トライステートイネーブルです。FPGA ロジックか

らのアクティブ High 入力で、コンフィギュレーション後に使用すると FPGA CCLK ピンをハイインピーダンスステートにします。ほとんどのアプリケーションでは、このピ

ンを Low に接続します。

USRDONEO 入力 DONE ピンの出力値です。 FPGA ロジックからの入力で、 FPGA DONE ピンに接続し

ます。

USRDONETS 入力 DONE ピンに対するユーザー DONE トライステートイネーブルです。 FPGA ロジック

からのアクティブ High 入力で、 DONE をハイインピーダンスステートにします。通常 Low に接続して DONE を有効にします。




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USRCCLKO

STARTUPE2 プリミティブの USRCCLKO 入力によって、コンフィギュレーション後にユーザー

ロジックが CCLK ピンを駆動できるようになります。 USRCCLKO は POST_CRC リードバック

ロジックにもクロックを供給できます (両方が使用される場合) (表 8-1 参照)。内部 USRCCLKO から CCLK ピンまでの遅延は、データシートで TUSRCCLKO として定義されています。 End ofStartup 後の USRCCLKO の初の 3 クロックサイクルは、クロックソースを切り替えるために使

用され、外部 CCLK ピンへ出力されることはありません。これにより、内部オシレーターからユー

ザークロックへの移行時に発生する CCLK グリッチが回避されます。ただし、外部マスター CCLKピンの EMCCLK がコンフィギュレーションに使用される場合、 USRCCLKO の 3 クロックサイ

クルで新しいユーザークロックへ切り替わるまで、CCLK にグリッチが発生し続ける可能性があり

ます。

ビットストリームのセキュリティ

ここでは、 FPGA ビットストリームのセキュリティ機能として、ビットストリーム暗号化とビット

ストリーム認証について説明します。

リードバックを回避することがセキュリティの基本です。ビットストリームのセキュリティはレベ

ル 1 ( リードバック無効) またはレベル 2 ( リードバックとリコンフィギュレーションを共に無効) に設定できます。

ビットストリーム暗号化

7 シリーズデバイスにはオンチップ AES (Advanced Encryption Standard) 復号化ロジックがあり、

デザインの高い安全性を実現しています。外部の者がビットストリームを不正入手したとしても、

暗号化キーを知らなければ、ビットストリームが解読されることもデザインが複製されることもあ

りません。したがって、暗号化した 7 シリーズ FPGA デザインのコピーやリバースエンジニアリ

ングは不可能です。

7 シリーズ FPGA の AES システムは、ソフトウェアベースのビットストリーム暗号化機能と、オ

ンチップのビットストリーム復号化機能、および暗号化キーを格納する専用メモリで構成されます。

ザイリンクスツールを使用して、暗号化キーと暗号化したビットストリームを生成します。 7 シリーズデバイスでは、この暗号化キーをデバイス内部の専用 RAM (外部の小型バックアップバッ

テリに接続) または eFUSE のいずれかに格納できます。暗号化キーは、 JTAG ポートを介してのみ

デバイスにプログラムできます。

CFGCLK 出力コンフィギュレーションロジックの主要クロックの出力です。 FPGA ロジックへの出力

です。ビットストリームオプション ConfigRate で定義される標準周波数のクロック信号

を専用の内部リングオシレーターから出力します。

CFGMCLK 出力コンフィギュレーションの内部オシレーターのクロック出力です。 FPGA ロジックへの

出力です。専用の内部リングオシレーターから標準周波数 65MHz のクロック信号を出

力します。

EOS 出力 End of Startup (スタートアップ終了) です。アクティブ High 出力で、 EOS フラグを FPGA ロジックに伝搬します。 FPGA が動作準備完了していること示すリセット信号と

して使用できます。

表 5-13 : STARTUPE2 のピン (続き)

ピン名タイプ説明





コンフィギュレーション実行中、 7 シリーズデバイスでは反対の処理、つまり取り込んでいるビッ

トストリームの復号化が行われます。 7 シリーズ FPGA の AES 暗号化ロジックは、 256 ビットの

暗号化キーを使用します。

オンチップの AES 復号化ロジックは、ビットストリームの復号化以外の目的には使用できません。

つまり、ユーザーデザインで AES 復号化ロジックを使用し、コンフィギュレーションビットスト

リーム以外のデータを復号化することはできません。

AES について

7 シリーズ FPGA の暗号化システムは、AES (Advanced Encryption Standard) 暗号化アルゴリズム

を使用します。 AES は、 NIST (National Institute of Standards and Technology) および米国商務省

が認証する公式規格です (http://csrc.nist.gov/publications/fips/fips197/fips-197.pdf)。

7 シリーズ FPGA の AES 暗号化システムは 256 ビットの暗号化キーを使用し (NIST が定める 128ビットおよび 192 ビットの暗号化キーはインプリメントしない)、一度に 128 ビットのデータブロックを暗号化または復号化します。 NIST によると、 256 ビットキーの場合、キーの組み合わせ

は 1.1x1077 とおり考えられます。

AES のような対称暗号化アルゴリズムでは、暗号化と復号化に同じキーが使用されます。したがっ

て、データの安全性はキーの安全性に依存しています。

暗号化したビットストリームの作成

ザイリンクス ISE で提供されている BitGen では、暗号化したビットストリームと暗号化していな

いビットストリームのどちらも作成できます。ビットストリームを AES 暗号化するには、 Encryptオプションを選択し、Keyfile オプションを使用して BitGen の入力として 256 ビットのキーを指定

します。これにより、 BitGen で暗号化ビットストリームファイル (BIT) および暗号化キーファイ

ル (NKY) が生成されます。

BitGen コマンドおよび構文の詳細は、『コマンドラインツールユーザーガイド』 (UG628) を参照

してください。

WRITE_BITSTREAM の Tcl コマンドは Vivado 開発システムで同じ機能を提供します ( 『VivadoDesign Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) 参照)。

暗号化キーの読み込み

暗号化キーは、JTAG インターフェイスを介してのみ 7 シリーズデバイスに読み込むことができま

す。 iMPACT ツールまたは Vivado デバイスプログラマで NKY ファイルを入力とし、サポートさ

れているザイリンクスのプログラミングケーブルを使用して JTAG 経由でデバイスに暗号化キー

をプログラムできます。

暗号化キーをプログラムする際、 ISC_PROGRAM_KEY 命令を実行するとデバイスが特別なキー

アクセスモードになります。このモードでは、暗号化キー専用 RAM とコンフィギュレーションメモリを含むすべての FPGA メモリがクリアされます。暗号化キーがプログラムされ、キーアクセ

スモードが終了すると、いかなる方法でもデバイスから暗号化キーを読み出すことはできず、キー

を再プログラムするにはデバイス全体を初期化する必要があります。通常、このキーアクセスモー

ドをユーザーが意識することはありません。

eFUSE ビットに暗号化キーを格納した場合、ユーザーは検証目的でこのキーをリードバックできま

す。検証後は、 FUSE_CNTL レジスタの read_en_b_key をプログラムして AES キーの読み出しと

書き込みを禁止にする必要があります。詳細は、 103 ページの「eFUSE」を参照してください。


http://csrc.nist.gov/publications/fips/fips197/fips-197.pdf





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暗号化ビットストリームの読み込み

デバイスに適切なキーをプログラムすると、暗号化ビットストリームを使用したデバイスコンフィ

ギュレーションが可能になります。暗号化ビットストリームでコンフィギュレーションを行った後

は、ビットストリームのセキュリティ設定にかかわらず、JTAG または SelectMAP リードバックに

よってコンフィギュレーションメモリを読み出すことはできません。

デバイスに暗号化キーが読み込まれた状態のときに、暗号化していないビットストリームでデバイ

スをコンフィギュレーションするには、まず POR または PROGRAM_B をアサートしてコンフィ

ギュレーションメモリをクリアする必要があります。この場合、暗号化キーは無視されます。ま

た、暗号化していないビットストリームでコンフィギュレーションを行った後は、リードバックが

可能です (BitGen のセキュリティ設定で許可されている場合のみ)。この場合でも、デバイスから暗

号化キーを読み出すことはできないため、「トロイの木馬」ビットストリームを使用して 7 シリー

ズ FPGA の暗号化システムを無効にすることはできません。

暗号化を使用しても、コンフィギュレーションの方法にはほとんど影響はありません。 7 シリーズ

FPGA では、圧縮されたビットストリームと暗号化されたビットストリームの両方が作成できま

す。暗号化ビットストリームは、 JTAG、シリアル、 SPI (x1、 x2、および x4 モードを含む)、 BPI、SelectMAP、 ICAPE2 すべてのコンフィギューションインターフェイスで使用できます。ただし、

コンフィギュレーション方法によっては暗号化ビットストリームに若干の制約が生じたり、タイミ

ングが変わることがあります。スレーブ SelectMAP と ICAPE2 インターフェイスでは、 x8 バスで

しか暗号化ビットストリームを使用できません。マスター SelectMAP とマスター BPI インター

フェイスでは x8 および x16 データバスのどちらも暗号化ビットストリームをサポートしますが、

x16 バス幅の場合、マスター CCLK 周波数が ConfigRate で設定した値の半分に低下するか、ま

たは ExtMasterCCLK_en が使用されているときは EMCCLK レートの半分に低下します。

ConfigRate 周波数または外部 EMCCLK 周波数に基づいて CCLK がアップデートされる前に、

DEC (AES 暗号化機能が有効) ビットが読み出されると、ビットストリームの冒頭はより低速な

CCLK で開始します。

暗号化ビットストリームを使用した場合、外部コンフィギュレーションインターフェイスからパー

シャルリコンフィギュレーションはできないため、デバイス全体をコンフィギュレーションする必

要があります。コンフィギュレーション後にリコンフィギュレーションするには、 PROGRAM_Bピンをトグルする、電源を再投入する、あるいは JPROGRAM 命令を与える必要があります。暗号

化をオンにすると、 7 シリーズ FPGA ではフォールバックリコンフィギュレーションおよび

IPROG リコンフィギュレーションが有効となります。また、ICAPE2 プリミティブを使用したリー

ドバックが可能です ( 「ビットストリームの暗号化および内部コンフィギュレーションアクセス

ポート (ICAPE2)」参照)。 VCCBATT または VCCAUX が維持されている限り、これらのイベントに

よってキーがリセットされることはありません。

暗号化ビットストリーム内のキーとデバイスに格納されたキーが一致しないとコンフィギュレー

ションがエラーとなり、 INIT_B ピンが Low になって (フォールバックが有効の場合は High に戻

る)、 DONE ピンは Low のままになります。

ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAPE2)

内部コンフィギュレーションアクセスポート (ICAPE2) プリミティブを使用すると、ユーザーロジックから 7 シリーズ FPGA のコンフィギュレーションインターフェイスにアクセスできます。

ICAPE2 プリミティブの詳細は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 AllProgrammable SoC ライブラリガイド』 (UG953) を参照してください。 ICAPE2 インターフェイス

は、ビットスワップを含めて SelectMAP インターフェイスとほぼ同じです (85 ページの「パラレ

ルバスのビット順」参照)。タイミングは SelectMAP インターフェイスと同様で、大周波数

FICAPCK は 7 シリーズデータシートに記載されています。 SelectMAP インターフェイスのリード






バックの制限が、コンフィギュレーション後の ICAPE2 インターフェイスにはありません。ビット

ストリームの暗号化を使用した場合でも、暗号化されている、されていないにかかわらずパーシャ

ルビットストリームを送信するか、または ICAPE2 であればリードバックを実行可能です。

ICAPE2 インターフェイスをユーザー I/O に配線しない限り、 ICAPE2 を使用することで外部から

7 シリーズ FPGA の AES 暗号化システムが侵害されることはありません。

デザインのセキュリティに万全を期すには、 ICAPE2 インターフェイスをユーザー I/O に接続しな

いでください。 ICAPE2 クロックの接続はセキュリティに影響を及ぼすものではありません。リー

ドバック CRC (POST_CRC) およびビットストリームの暗号化機能の両方が有効の場合、 ICAPE2がインスタンシエートされてクロックが供給されるまでリードバック CRC は動作可能な状態にな

りません。

ほかのコンフィギュレーションインターフェイスと同様、 ICAPE2 インターフェイスからキーレジスタにアクセスすることはできません。

ICAPE2 プリミティブの詳細は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 AllProgrammable SoC ライブラリガイド』 (UG953) を参照してください。

AES (Advanced Encryption Standard) 暗号

7 シリーズ FPGA でサポートされる AES は Virtex-6 デバイスと同じです。256 ビットの暗号化キー

を eFUSE ビットまたはバックアップバッテリ付き RAM のいずれかにユーザーが格納し、ザイリ

ンクスビットストリームライターで AES を用いてビットストリームを暗号化します。

この暗号化機能では、CBC (Cipher Block Chaining) モードの 256 ビット AES 暗号を使用してビッ

トストリームを暗号化できます。ユーザーが 128 ビットの初期ベクターと 256 ビットのキーを用意

するか、ソフトウェアでランダムキーを選択します。バックアップバッテリ付き RAM に格納し

た AES キーを FPGA ロジックで消去するなど、一部のセキュリティ機能を利用するには、デバイ

スを暗号化ビットストリームでコンフィギュレーションする必要があります。

表 5-14 : ビットストリームオプション

名前タイプ設定 (デフォルト ) 説明

KeyFile 文字列型 <design>.nky AES キーと AES 初期ベクターを含みます。

ファイルが存在しない場合は、ランダムに

生成されたキーと初期ベクターをビットス

トリームライターが作成します。

Encrypt ブール型 Yes、No (デフォルト )

Yes の場合、ビットストリームを暗号化しま

す。ビットストリームの CTL0[6] (dec) ビッ

トを設定します。

Key0 文字列型キーを指定します。指定した値は、キーファ

イルに書き込まれます。

StartCBC 文字列型初期ベクターを指定します。指定した値は、

キーファイルに書き込まれます。

EncryptKeySelect 列挙型 bbram

(デフォルト )、efuse

ビットストリームの暗号化キーの格納先を

eFUSE またはバックアップバッテリ付き

RAM のいずれかに指定します。ビットスト

リームの CTL0[31] (efuse_key) ビットを設

定します。





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VCCBATT

暗号化キーを FPGA のバックアップバッテリ付き RAM に格納した場合、暗号化キーのメモリセルは揮発性であり、継続的に電力を供給する必要があります。通常の動作中、これらのメモリセル

には補助電圧入力 (VCCAUX) から電源が供給されますが、VCCAUX が切断されると、キーを保持す

るために VCCBATT 電源入力から電源が供給されます。VCCBATT にはほとんど電流が流れないため

(nA 程度)、この電源には小さなボタン電池が適しています。バッテリの寿命を推定するには、各 7シリーズ FPGA データシートおよびバッテリの仕様書に記載されている DC 特性および VCCBATTを参照してください。

VCCBATT には電流が流れないため、 VCCAUX から電源を供給中に切断できます。 VCCBATT は、

VCCAUX 切断時に暗号化キーを保持する以外の目的には使用できません。

ビットストリーム認証

概要

7 シリーズデバイスは、オンチップのビットストリーム HMAC (keyed-Hash MessageAuthentication Code) をハードウェアにインプリメントしており、 AES 復号化に加え、多重のセ

キュリティを実現しています。 AES と HMAC のキーが入手されない限り、ビットストリームの読

み込み、改変、不正入手、複製が行われることはありません。 AES は、デザインを複製やリバース

エンジニアリングから保護するための基本的なセキュリティを提供します。一方 HMAC は、FPGAのコンフィギュレーション用に提供されたビットストリームが改変されておらず、そのまま読み込

んで問題ないことを保証します。シングルビットの反転を含め、ビットストリームに対するあらゆ

る改ざんを検出できます。

HMAC アルゴリズムで使用するキーを、ザイリンクスツールで指定します。または、ツールでラ

ンダムキーを自動生成することもできます。HMAC キーと AES キーは別のものです。ザイリンク

スツールは、 HAMC キーと SHA アルゴリズムを使用して 256 ビットの MAC (MessageAuthentication Code) を生成します。MAC は AES 暗号化されたビットストリームの一部として送

信され、ビットストリームのデータが本物で改ざんされていないことを検証します。この認証機能

は、あらゆる種類の制御ビットとデータビットを含む、ビットストリーム全体に適用されます。 7シリーズ FPGA でセキュリティソリューションを使用する場合は、必ず HMAC と AES の両方を

用いることになります。同様の機能は、 Vivado ラボツールにもあります。

インプリメンテーション

7 シリーズ FPGA の HMAC 認証システムは、ザイリンクスツールに含まれる HMAC コンポーネ

ントと、すべての 7 シリーズ FPGA に内蔵されているハードウェアコンポーネントで構成されま

す。これら 2 つのコンポーネントが、キーと SHA 256 (Secure Hash Algorithm) に基づいて 256ビットの MAC コードを生成します。ビットストリームの生成で、AES 暗号化ビットストリーム内

に組み込まれる MAC が生成されます。コンフィギュレーション時に、FPGA 内の HMAC/SHA256エンジンが、ハードウェア AES で復号化したデータから MAC を計算し、暗号化ビットストリー

ム内の MAC と比較します。この 2 つの MAC が一致する場合、コンフィギュレーションはスター

トアップサイクルまで終えて完了します。一致しない場合、フォールバックが有効であれば、デバ

イス全体のコンフィギュレーションをクリアした後でフォールバックビットストリームが読み込

まれます。フォールバックが無効の場合は、コンフィギュレーションロジックがコンフィギュレー

ションインターフェイスを無効にし、 FPGA へのアクセスを完全に遮断します。この場合、

PROGRAM_B 信号または POR (パワーオンリセット ) 信号をパルスして、コンフィギュレーショ

ンインターフェイスをリセットする必要があります。




eFUSE

HMAC のキー格納場所がオンチップには不要

7 シリーズ FPGA の認証システムは、標準技術局 (NIST) が公開している SHA256 FIPS PUB-182-2(http://csrc.nist.gov/publications/fips/fips180-2/fips180-2withchangenotice.pdf) および HMACFIPS PUB-198 (http://csrc.nist.gov/publications/fips/fips198-1/FIPS-198-1_final.pdf) アルゴリズム

を使用します。ビット長の異なるほかの SHA アルゴリズムはインプリメントされていません。

AES 暗号化された認証済みビットストリームは、 x16 および x32 バス幅のスレーブ SelectMAP を除き、すべての外部標準コンフィギュレーションインターフェイスで読み込むことができます。デ

バイスを暗号化ビットストリームでコンフィギュレーションした後に、暗号化されていない別の

ビットストリームを読み込むことができるのは、 PROGRAM_B ピンがアサートされた後、 JTAGJPROGRAM コマンドの後、または POR が発生した後に限られます。これらの状況では、現在の

コンフィギュレーションメモリがすべて消去されるため、次のコンフィギュレーションを読み込み

可能な状態になります。

認証されたビットストリームの作成

HMAC と AES はそれぞれ異なるキーを使用するため、ザイリンクスツールでは 2 つのキーを指

定する必要があります。 HMAC 機能は、 SHA256 を使用して暗号化されていないビットストリー

ム全体を対象に実行されます。次に、 HMAC キーを含むビットストリームが AES で暗号化されま

す。この結果、ビットストリームの暗号化された部分よりも前には、同期ワード、 FPGA に対して

暗号化機能の使用を指示するコマンド、および復号化されたビットストリームのワード数の情報の

みが来ます。

ザイリンクスのビットストリーム機能 (AES と HMAC を常に併用) を使用するには、

Encrypt:yes オプションを指定します (詳細は、『コマンドラインツールユーザーガイド』

(UG628)、または『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) 参照)。 HMAC キーはユーザーが NKY ファイルで指定するか、またはツールで自動的にランダム

キーを生成します。

NKY ファイルのフォーマットは次のとおりです。

KEY HMAC <hex string> (256 bit HMAC key)

例 :

Key HMAC 505daf31dea6930375003b9286bb183752457a90a79ace727b516f0009995a9e;

その他のセキュリティ保護機能の使用に関する詳細は、『Virtex-6 および 7 シリーズ FPGA での不

正操作防止デザインの開発』 (XAPP1084) を参照してください。

eFUSEeFUSE は、コンフィギュレーション設定に使用する不揮発性のワンタイムプログラマブル技術で

す。ヒューズリンクは、一定期間に大量の電流を流すことでプログラム (バーン、ブローとも呼ぶ)します。ユーザープログラム可能な eFUSE のプログラムにはザイリンクスコンフィギュレーショ

ンツールが使用できます。 eFUSE のプログラム中はデバイスをコンフィギュレーションしないで

ください。

通常、プログラムしたヒューズリンクはプログラムしていない状態よりも抵抗値が数桁大きくなり

ます。プログラムしたヒューズの論理値は 1 で、プログラムしていないヒューズの論理値は 0 です。


http://csrc.nist.gov/publications/fips/fips180-2/fips180-2withchangenotice.pdf

http://csrc.nist.gov/publications/fips/fips198-1/FIPS-198-1_final.pdf



http://japan.xilinx.com/support/documentation/application_notes/j_xapp1084_tamp_resist_dsgns.pdf



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eFUSE レジスタ

7 シリーズには、全部で 4 つの eFUSE レジスタがあります。表 5-15 に、 7 シリーズデバイスの

eFUSE レジスタとそれぞれのサイズおよび用途を示します。

eFUSE ビットは OTP (ワンタイムプログラマブル) です。 FPGA ロジックがアクセスできるのは、

FUSE_USER レジスタ値と FUSE_DNA レジスタ値のうち Device DNA となる 57 ビットのみで

す。それ以外の eFUSE ビットには FPGA ロジックからはアクセスできません。

eFUSE 制御レジスタ (FUSE_CNTL)

このレジスタには、ユーザープログラマブルビットが含まれています (表 5-16 参照)。これらの

ビットを使用して、 AES キーの使用法や eFUSE レジスタの読み出し /書き込み保護を設定します。

ビット 0 が初にシフトイン/シフトアウトされます。

eFUSE ビットは OTP (ワンタイムプログラマブル) です。一度プログラムすると再プログラムはで

きません。たとえばレジスタへのアクセスを無効にした場合、後から有効にすることはできません。

表 5-15 : eFUSE レジスタ

レジスタ名サイズ

(ビット )内容説明

FUSE_KEY 256 ビットストリーム暗号化キー

[0:255]

(ビット 255 が初にシフト )

AES ビットストリームの復号化で使用するキーを格納し

ます。バックアップバッテリ付きの SRAM にキーを格納

する代わりに、 eFUSE にキーを格納して使用できます。

7 シリーズ FPGA の復号化エンジンは、この AES キーを

使用して暗号化ビットストリームを読み込みます。 AESキーは、 FUSE_CNTL レジスタの読み出し /書き込みアク

セスビットの設定に基づき、 JTAG ポートを介して読み出

しまたはプログラムが可能です。

FUSE_USER 32 ユーザー定義

[31:0]


32 ビットのユーザー定義コードを格納します。このレジ

スタは、EFUSE_USR プリミティブを使用して FPGA ロジックから読み出し可能です。 EFUSE_USR プリミティ

ブの詳細は、『7 シリーズライブラリガイド』を参照して

ください。

このコードは、 FUSE_CNTL レジスタの読み出し /書き込

みアクセスビットの設定に基づき、 JTAG ポートを介して

読み出しまたはプログラムが可能です。

FUSE_DNA 64 ザイリンクスがプログラムす

るデバイス ID

[0:63]


デバイス ID ビット [0:63] です。 [7:63] は、 Device DNAとして知られる 57 ビットの読み出し専用 XSC_DNAJTAGレジスタおよび DNA_PORT プリミティブ値に対応

します。 127 ページの「デバイス ID および Device DNA」

を参照してください。

FUSE_CNTL 14 制御ビット

CNTL [13:0]


キーの使用や eFUSE レジスタへの読み出し /書き込みアク

セスを制御します。このレジスタは、 JTAG ポートを介し

て読み出しまたはプログラムが可能です。




eFUSE

FUSE_CNTL[0] をプログラムしない場合

• 暗号化は、ビットストリームオプションで無効/有効にできる

• eFUSE に格納されている AES キーを使用するか、バックアップバッテリ付きの SRAM に格

納されている AES キーを使用するかをビットストリームオプションで選択できる

注意 : FUSE_CNTL[0] をプログラムした場合、 eFUSE に格納されたキーで暗号化したビット

ストリームのみを外部コンフィギュレーションポートを用いた FPGA のコンフィギュレー

ションに使用できます。これにより、ザイリンクスのテストビットストリームや構築済みビッ

トストリームを使用したデバイスコンフィギュレーションができなくなります。つまり、

FUSE_CNTL[0] ビットがプログラムされているデバイスに対する RMA 要求または iMPACTによる SPI/BPI フラッシュの間接プログラムがサポートされません。

FUSE_CNTL[1] がプログラムされると、外部コンフィギュレーションポートは、初期コンフィギュ

レーション後にコンフィギュレーションメモリへのアクセスがブロックされます。デバイスを再コ

ンフィギュレーションするには、電源の再投入、 JPROGRAM または IPROG コマンドの発行、

PROGRAM_B ピンのパルスのいずれかが必要になります。

表 5-16 : eFUSE 制御レジスタ (FUSE_CNTL)

ビット位置名前説明

0 CFG_AES_Only

eFUSE に格納された AES キーの使用を強制します。このビットをプログラミ

ングする前であれば、暗号化されていないビットストリーム、またはバックアッ

プバッテリ付き RAM にキーの値を格納した暗号化ビットストリームを使用し

て FPGA をコンフィギュレーションできます。

注意 : このビットがプログラムされると、 AES キーが確認されない限りデ

バイスは使用できません。また、 RMA (Return Material Authorization) による返却は受け付けられません。

1 AES_Exclusive

外部コンフィギュレーションインターフェイスからのパーシャルリコンフィ

ギュレーションを無効にします。ただし、 ICAPE2 を使用することでパーシャ

ルリコンフィギュレーションが可能になります。

注意 : このビットがプログラムされると、 RMA (Return MaterialAuthorization) による返却は、デバイス解析およびデバッグの面で制限があ

ります。リードバックおよびコンフィギュレーションを回避する代替手段

は、セキュリティレベル 2 です。

2 W_EN_B_Key_User AES キーと FUSE_USER のプログラミングを無効にします。

3 R_EN_B_Key

AES キーの読み出し、および AES キーとユーザーコードのプログラミングを

無効にします。 JTAG ポートを介したユーザーコードの読み出しは無効になり

ますが、 EFUSE_USR コンポーネントを使用するユーザーコードの読み出しは

無効になりません。

4 R_EN_B_User ユーザーコードの読み出し、および AES キーとユーザーコードのプログラミ

ングを無効にします。

5 W_EN_B_Cntl 制御ビットのプログラミングを無効にします。

6 – 13 予約予約




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JTAG 命令

eFUSE レジスタは JTAG ポートから読み出すことができます。 eFUSE のプログラムは、 JTAG を介してのみ可能です。表 5-17 に、 eFUSE に関連する JTAG 命令を示します。 JTAG 命令レジスタ

の長さは 6ビットですが、スタックドシリコンインターコネクト (SSI) テクノロジを採用し、 SLR(Super Logic Region) を持つデバイスの場合はレジスタ長が異なります。詳細は、15 ページの表 1-1および 19 ページの「スタックドシリコンインターコネクト (SSI)」を参照してください。

ビットストリームの構成

デバイスへの電源投入および初期化が完了すると、INIT_B ピンがリリースされ、コンフィギュレー

ションが開始可能となります。初期化後、パケットプロセッサは、通常は同期ワードなど特定の

データパターンを認識するまでコンフィギュレーションインターフェイスに送信されるすべての

データを無視します。外部パラレル (BPI または SelectMAP モード ) インターフェイスの場合、バ

ス幅自動検出パターンによってコンフィギュレーションインターフェイスのバス幅が設定されま

す。詳細は、 82 ページの「バス幅の自動検出」を参照してください。バス幅が設定された後、その

他すべてのコンフィギュレーションインターフェイスについて、同期ワードが認識されるまでコン

フィギュレーションインターフェイスの全データが無視されます。詳細は、83 ページの「同期ワー

ド」を参照してください。同期化後、コンフィギュレーションロジックによって各 32 ビットデー

タワードがコンフィギュレーションパケットまたは複数ワードコンフィギュレーションパケット

のコンポーネントとして処理されます。詳細は、110 ページの「コンフィギュレーションパケット」

を参照してください。

表 5-18 に、デフォルト設定を用いて生成された、XC7K325T のサンプルビットストリームの構成

を示します。

表 5-17 : eFUSE 関連の JTAG 命令

JTAG 命令コード (1) 動作

FUSE_KEY 110001 FUSE_KEY レジスタを選択します。

FUSE_USER 110011 FUSE_USER レジスタを選択します。

FUSE_CNTL 110100 FUSE_CNTL レジスタを選択します。

注記 :

1. SSI テクノロジを採用したデバイス (7V2000T、 7VX1140T、 7VH580T、 7VH870T) のコードは長くな

ります。詳細は、各デバイスの BSDL ファイルを参照してください。

表 5-18 : XC7K325T のサンプルビットストリーム


ションデータワード (16 進数)

説明

FFFFFFFF ダミーパッドワード、ワード 1


… ダミーパッドワード 3 ～ 7


000000BB バス幅自動検出、ワード 1

11220044 バス幅自動検出、ワード 2

FFFFFFFF ダミーパッドワード





FFFFFFFF ダミーパッドワード

AA995566 同期ワード

20000000 NOOP

30022001 パケットタイプ 1 : TIMER レジスタの書き込み、 WORD_COUNT = 1

00000000 TIMER[31:0] = 00000000 (16 進数)(オプションのウォッチドッグタイマー用のプレースホルダー )

30020001 パケットタイプ 1 : WBSTAR レジスタの書き込み、 WORD_COUNT = 1

00000000 WBSTAR[31:0] = 00000000 (16 進数)(オプションのマルチブートネクストコンフィギュレーションアドレス用の

プレースホルダー )

30008001 パケットタイプ 1 : CMD レジスタの書き込み、 WORD_COUNT = 1

00000000 CMD[4:0] = 00000 (バイナリ ) = NULL(オプションのマルチブートネクストコンフィギュレーションリブート

IPROG コマンド用のプレースホルダー )

20000000 NOOP


00000007 CMD[4:0] = 00111 (バイナリ ) = RCRC (CRC レジスタのリセット )(ビットストリーム CRC のカバレッジがここで開始)

20000000 NOOP

20000000 NOOP

30026001 パケットタイプ 1 : CRC レジスタの書き込み、 WORD_COUNT = 1

00000000 CRC による算出値 = 00000000 (16 進数)(オプションの PRE_COMPUTED POST_CRC_SOURCE 用のプレースホル

ダー )

30012001 パケットタイプ 1 : COR0 レジスタの書き込み、 WORD_COUNT = 1

02003FE5 COR0[31:0] = 02003FE5 (16 進数)(EMCCLK、 CCLK 周波数、スタートアップシーケンスなど、コンフィギュ

レーションオプションを設定)

3001C001 パケットタイプ 1 : COR1 レジスタの書き込み、 WORD_COUNT = 1

00000000 COR1[31:0] = 00000000 (16 進数)(POST_CRC イネーブル、 BPI ページモードなど、コンフィギュレーション

オプションを設定)

30018001 パケットタイプ 1 : IDCODE レジスタの書き込み、 WORD_COUNT = 1

03651093 IDCODE[31:0] = 03651093 (16 進数)(書き込まれた IDCODE がデバイス IDCODE と一致しない場合はエラー )


表 5-18 : XC7K325T のサンプルビットストリーム (続き)



説明




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00000009 CMD[4:0] = 01001 (バイナリ ) = SWITCH (CCLK 周波数の変更)

20000000 NOOP

3000C001 パケットタイプ 1 : MASK レジスタの書き込み、 WORD_COUNT = 1

00000401 CTL0/CTL1 レジスタへの書き込み用のビットマスク。 MASK[31:0] =00000401 (16 進数)

3000A001 パケットタイプ 1 : CTL0 レジスタの書き込み、 WORD_COUNT = 1

00000501 CTL0[31:0] = 00000501 (16 進数) (注記 : 以前の MASK も確認)(フォールバック、リードバックなど、コンフィギュレーション制御オプショ

ンを設定)



30030001 パケットタイプ 1 : CTL1 レジスタの書き込み、 WORD_COUNT = 1

00000000 CTL1[31:0] = 00000000 (16 進数) (注記 : 以前の MASK も確認)(コンフィギュレーション制御オプションを設定、 RFU (将来使用する目的で

予約))

20000000 NOOP

20000000 NOOP

20000000 NOOP

20000000 NOOP

20000000 NOOP

20000000 NOOP

20000000 NOOP

20000000 NOOP

30002001 パケットタイプ 1 : FAR レジスタの書き込み、 WORD_COUNT = 1

00000000 FAR (フレームアドレス) = 00000000 (16 進数)


00000001 CMD[4:0] = 00001 (バイナリ ) = WCFG (書き込みコンフィギュレーション

データ)

20000000 NOOP

30004000 パケットタイプ 1 : FDRI レジスタの書き込み、 WORD_COUNT = 0

502BA520 パケットタイプ 2 : FDRI レジスタの書き込み、 WORD_COUNT = 2860320

00000000 FDRI データワード 1 ( 初のビットストリームコンフィギュレーション

データワード )

00000000 FDRI データワード 2




説明





… FDRI データワード 3 ～ 2860319

00000000 FDRI データワード 2860320 ( 後のビットストリームコンフィギュレー

ションデータワード )


C81874CB CRC[31:0] = C81874CB (16 進数)(書き込まれた CRC が算出された CRC 値と一致しない場合はエラー )

20000000 NOOP

20000000 NOOP


0000000A CMD[4:0] = 01010 (バイナリ ) = GRESTORE (GRESTORE 信号のパルス)

20000000 NOOP


00000003 CMD = 00011 (バイナリ ) = DGHIGH/LFRM (GHIGH_B のディアサート )

20000000 NOOP

… …

20000000 NOOP


00000005 CMD[4:0] = 00101 (バイナリ ) = START (STARTUP シーケンスの開始)

20000000 NOOP

30002001 パケットタイプ 1 : FAR レジスタの書き込み、 WORD_COUNT = 1

03BE0000 FAR (フレームアドレス) = 03BE0000 (16 進数)



3000A001 パケットタイプ 1 : CTL0 レジスタの書き込み、 WORD_COUNT = 1

00000501 CTL0[31:0] = 00000501 (16 進数) (注記 : 以前の MASK も確認)(フォールバック、リードバックなど、コンフィギュレーション制御オプショ

ンを設定)


E3AD7EA5 CRC[31:0] = E3AD7EA5 (16 進数)(書き込まれた CRC が算出された CRC 値と一致しない場合はエラー )

20000000 NOOP

20000000 NOOP





説明




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コンフィギュレーションメモリフレーム

7 シリーズ FPGA のコンフィギュレーションメモリは、フレームに分割され、デバイスに並べられ

ています。7 シリーズ FPGA のコンフィギュレーションメモリ空間では、フレームがアドレス指定

可能な小単位であり、すべての操作はコンフィギュレーションフレーム全体に対して実行するこ

とになります。ビットストリームオプションによっては、コンフィギュレーションビットストリー

ムにオーバーヘッドが追加されることがあります。ビットストリームの正確な長さは、 RBT(rawbits) ファイルに記述されています。このファイルは、 BitGen の -b オプションを指定するか、

または ISE の [Generate Programming File] → [Create ASCII Configuration File] ポップアップメニューをクリックすると生成されます。ビットストリーム長 (ワード ) は、コンフィギュレーション

アレイサイズ (ワード ) にコンフィギュレーションオーバーヘッド (ワード ) を足したものにほぼ等

しくなります。ビットストリーム長 (ビット ) は、ビットストリーム長 (ワード ) に 32 を掛けたもの

にほぼ等しくなります。

コンフィギュレーションパケット

7 シリーズ FPGA のビットストリームコマンドはすべて、コンフィギュレーションレジスタに対

する読み出しまたは書き込みという形で実行されます。

パケットのタイプ

FPGA のビットストリームは、タイプ 1 とタイプ 2 の 2 つのパケットタイプで構成されます。こ

こでは、各パケットタイプとその使用法について説明します。

タイプ 1 パケット

タイプ 1 のパケットは、レジスタの読み出しおよび書き込みに使用されます。 7 シリーズ FPGA では、 14 ビットのレジスタアドレスのうち 5 ビットのみを使用します。ヘッダーセクションは、常

に 32 ビットワードです。

タイプ 1 パケットのヘッダーセクションの後には、タイプ 1 データセクションが続きます。この

セクションに含まれる 32 ビットワードの数をヘッダーのワードカウント部で宣言します。

0000000D CMD[4:0] = 01101 (バイナリ ) = DESYNCH (DALIGN のリセット ) (新しい同

期ワードが必要)

20000000 NOOP (NOOP を用いるビットストリームのパッド剰余)

… …

20000000 NOOP (ビットストリーム終了)




説明




コンフィギュレーションレジスタ

タイプ 2 パケット

タイプ 1 に後続するタイプ 2 のパケットは、長いブロックの書き込みに使用されます。このパケッ

トにはタイプ 1 パケットのアドレスが使用されるため、アドレス部はありません。ヘッダーセク

ションは、常に 32 ビットワードです。

タイプ 2 パケットのヘッダーセクションの後には、タイプ 2 データセクションが続きます。この

セクションに含まれる 32 ビットワードの数をヘッダーのワードカウント部で宣言します。


表 5-22 に、タイプ 1 パケットレジスタの一覧を示します。それに続いて、各レジスタの詳細につ

いて説明します。

表 5-19 : タイプ 1 パケットヘッダーのフォーマット

ヘッダータイプ

オペコードレジスタアドレス予約ワードカウント

[31:29] [28:27] [26:13] [12:11] [10:0]

001 xx RRRRRRRRRxxxxx RR xxxxxxxxxxx

注記 :

1. 「R」は今後の使用のための予約ビットで、現時点では未使用です。予約ビットには 0 を書き込む必要があ

ります。

表 5-20 : オペコードのフォーマット

オペコード機能

00 NOP

01 読み出し

10 書き込み

11 予約

表 5-21 : タイプ 2 パケットヘッダーのフォーマット

ヘッダータイプオペコードワードカウント

[31:29] [28:27] [26:0]

010 RR xxxxxxxxxxxxxxxxxxxxxxxxxx

注記 :

1. 「R」は今後の使用のための予約ビットで、現時点では未使用です。予約ビットには 0 を書き込む必要が

あります。

表 5-22 : タイプ 1 パケットレジスタ

名前読み出し /書き込み

アドレス説明

CRC 読み出し /書き込み

00000 CRC レジスタ

FAR 読み出し /書き込み

00001 フレームアドレスレジスタ




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CRC レジスタ (00000)

このレジスタへの書き込みによって、ビットストリームデータに対する CRC チェックが実行され

ます。書き込まれた値が現時点で計算された CRC 値と一致すると、CRC_ERROR フラグがクリア

されてスタートアップが可能となります。

FDRI 書き込み 00010フレームデータレジスタ、入力レジスタ (コンフィギュ

レーションデータの書き込み)

FDRO 読み出し 00011フレームデータレジスタ、出力レジスタ (コンフィギュ

レーションデータの読み出し )

CMD 読み出し /書き込み

00100 コマンドレジスタ

CTL0 読み出し /書き込み

00101 制御レジスタ 0

MASK 読み出し /書き込み

00110 CTL0 および CTL1 のマスクレジスタ

STAT 読み出し 00111 ステータスレジスタ

LOUT 書き込み 01000 デイジーチェーン用レガシ出力レジスタ

COR0 読み出し /書き込み

01001 コンフィギュレーションオプションレジスタ 0

MFWR 書き込み 01010 複数フレームの書き込みレジスタ

CBC 書き込み 01011 初期 CBC 値レジスタ

IDCODE 読み出し /書き込み

01100 デバイス ID レジスタ

AXSS 読み出し /書き込み

01101 ユーザーアクセスレジスタ

COR1 読み出し /書き込み

01110コンフィギュレーションオプションレジスタ 1

WBSTAR 読み出し /書き込み

10000ウォームブートの開始アドレスレジスタ

TIMER 読み出し /書き込み

10001ウォッチドッグタイマーレジスタ

BOOTSTS 読み出し 10110 ブート履歴のステータスレジスタ

CTL1 読み出し /書き込み

11000制御レジスタ 1

BSPI 読み出し /書き込み

11111BPI/SPI コンフィギュレーションオプションレジスタ

表 5-22 : タイプ 1 パケットレジスタ (続き)

名前読み出し /書き込み

アドレス説明





フレームアドレスレジスタ (00001)

7 シリーズデバイスは、上半分と下半分に分かれています。 7 シリーズデバイスのフレームはすべ

て 3,232 ビット (101 個の 32 ビットワード ) の固定長です。

フレームアドレスレジスタ (FAR) は、ブロックタイプ、トップ/ボトムビット、行アドレス、列

アドレス、マイナーアドレスの 5 つのフィールドで構成されます (表 5-23 参照)。アドレスは直接

書き込む以外に、各フレームの後で自動的に増分することもできます。通常、ビットストリーム

はアドレス 0 から開始し、終値まで自動的に増分します。

FDRI レジスタ (00010)

このレジスタへの書き込みによって、 FAR レジスタで指定したフレームアドレスのフレームデー

タがコンフィギュレーションされます。

FDRO レジスタ (00011)

このレジスタは読み出し専用で、FAR レジスタで指定されたアドレスからコンフィギュレーション

データのフレームをリードバックするために使用されます。

コマンドレジスタ (00100)

コマンド (CMD) レジスタは、コンフィギュレーション制御ロジックに対し、グローバル信号をス

トローブしてその他のコンフィギュレーションファンクションを実行するよう命令するために使

用されます。 CMD レジスタに格納されたコマンドは、 FAR に新しい値が読み込まれるたびに実行

されます。表 5-24 に、コマンドレジスタのコマンドとそのコードを示します。

表 5-23 : フレームアドレスレジスタの説明

アドレスタイプビット

インデックス説明

ブロックタイプ [25:23] 有効なブロックタイプは CLB、 I/O、 CLK (000)、ブロック

RAM の内容 (001)、CFG_CLB (010) です。通常のビットス

トリームには、タイプ 011 は含まれません。

トップ/ボトム

ビット

22 上半分の行 (0) または下半分の行 (1) のいずれかを選択し

ます。

行アドレス [21:17] 現在の行を選択します。行アドレスは、まず中央から一番上

の行に向かって増加した後でリセットし、次に中央から一番

下の行に向かって増加します。

列アドレス [16:7] CLB の列など、大まかな列を選択します。列アドレスは左端

の 0 から開始し、右方向に増加します。

マイナーアドレス [6:0] 選択した列内のフレームを選択します。

表 5-24 : コマンドレジスタのコード

コマンドコード説明

NULL 00000 Null コマンド、動作なし

WCFG 00001 コンフィギュレーションデータの書き込み－ FDRI にコンフィギュ

レーションデータを書き込む前に使用します。

MFW 00010 マルチフレーム書き込み－ 1 つのフレームデータを複数のフレーム

アドレスに書き込む場合に使用します。




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制御レジスタ 0 (00101)

制御レジスタ 0 (CTL0) は、7 シリーズデバイスのコンフィギュレーションに使用されます。CTL0レジスタへの書き込みは、 MASK レジスタの値でマスクされます。これにより、 SBITS および

DGHIGH/LFRM

00011 終フレーム－ GHIGH_B 信号をディアサートし、すべてのインター

コネクトを有効にします。この信号は、 AGHIGH コマンドでアサー

トされます。

RCFG 00100 コンフィギュレーションデータの読み出し－ FDRO からコンフィ

ギュレーションデータを読み出す前に使用します。

START 00101 スタートアップシーケンスを開始します。 CRC チェックでエラーが

検出されず、DESYNC コマンドが実行された後、スタートアップシー

ケンスを開始します。

RCAP 00110 シングルショットモードでリードバックキャプチャを実行後、

CAPTURE 信号をリセットします。

RCRC 00111 CRC のリセット－ CRC レジスタをリセットします。

AGHIGH 01000 GHIGH_B 信号のアサート－すべてのインターコネクトをハイイン

ピーダンス状態にし、新しいコンフィギュレーションデータを書き込

む場合の競合を回避します。シャットダウンリコンフィギュレーショ

ンでのみ使用します。インターコネクトは、 LFRM コマンドによって

再びアクティブになります。

SWITCH 01001 CCLK 周波数の切り替え－マスター CCLK の周波数を COR0 レジ

スタの OFSEL ビットで指定された値に変更します。

GRESTORE 01010 GRESTORE 信号のパルス－ IOB および CLB フリップフロップを

ユーザー設定に従ってセットまたはリセットします。

SHUTDOWN 01011 シャットダウンシーケンスの開始－シャットダウンシーケンスを開

始し、完了時にはデバイスが使用不可となります。シャットダウンは、

次に CRC チェックに成功したとき、または RCRC 命令によって開始

されます (通常は RCRC 命令を使用)。

GCAPTURE 01100 GCAPTURE のパルス－現在のレジスタの状態をキャプチャセルに

取り込みます。

DESYNC 01101 DALIGN 信号のリセット－コンフィギュレーションの後でデバイ

スの同期を解除するために使用します。同期が解除されると、コンフィ

ギュレーションデータピンのすべての値は無視されます。

予約 01110 予約

IPROG 01111 ウォームブートを開始する内部 PROG です。

CRCC 10000 リードバック CRC が選択されると、コンフィギュレーションロジッ

クがコンフィギュレーション後の初のリードバック CRC 値を算出

します。GHIGH をトグルするのと同じ動作です。リコンフィギュレー

ション中に GHIGH がトグルしない場合にこのコマンドを使用しま

す。

LTIMER 10001 ウォッチドッグタイマーを再び読み込みます。

表 5-24 : コマンドレジスタのコード (続き)

コマンドコード説明





PERSIST ビットを再指定することなく、GTS_USR_B 信号をトグルできます。表 5-25 に CTL0 レジスタの各ビット位置の名称を示し、表 5-26 で各ビットについて説明します。

表 5-25 : 制御レジスタ 0 (CTL0)

説明

EF

US

E_K

EY

ICA

P_S

EL

EC

T

予約

OverTem

pPow

erDow

n

予約

ConfigF

allback

予約

GL

UT

MA

SK

_B

FAR

SR

C

DE

C

SB

ITS

[1:0]

PE

RS

IST

予約

GT

S_U

SR

_B

ビットインデックス

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 x x x x x x x x x x x x x x x x x x x 0 x 0 0 0 0 0 0 x x 1

表 5-26 : 制御レジスタ 0 の詳細

名前ビット


EFUSE_KEY 31 AES キーの格納場所を選択します。

0 : バックアップバッテリ付きの RAM (デフォルト )

1 : eFUSE

このビットは、 DEC をセットすると内部で再びラッチされます。その後もこの

ビットは読み出し /書き込みが可能ですが、キーの格納場所が切り替わるのを防

ぐため、変更はできません。

ICAP_SELECT 30 ICAP ポートを選択します。

0 : 上部 ICAPE2 ポートが有効 (デフォルト )

1 : 下部 ICAPE2 ポートが有効

OverTempPowerDown 12 XADC の過温度パワーダウンイネーブルビットです。

0 : 過温度パワーダウンが無効 (デフォルト )

1 : 過温度パワーダウンが有効

ConfigFallback 10 コンフィギュレーションがエラーになると停止し、デフォルトビットストリー

ムへのフォールバックを無効にします。ビットストリームオプションは

ConfigFallback:Enable/Disable です。

0 : フォールバックが有効 (デフォルト )

1 : フォールバックが無効

GLUTMASK_B 8 グローバルの LUT マスク信号です。メモリセルの変更可能なリードバック値

をすべてマスクします。

1 : 変更可能なメモリセルリードバック値をマスクしない

0 : 分散 RAM または SRL (デフォルト ) など、変更可能なメモリセルリー

ドバック値をマスクする

FARSRC 7 FAR[23:0] コンフィギュレーションレジスタの出力を決定します。

0 : EFAR、 ECC エラーフレームのアドレス

1 : FAR、 RBCRC のアドレス (デフォルト )




UG470 (v1.9) 2014 年 11 月 14 日


マスクレジスタ (00110)

CTL0 および CTL1 レジスタへの書き込みを、 MASK レジスタでビットマスクします。

ステータスレジスタ (00111)

ステータス (STAT) レジスタには、さまざまなグローバル信号の値が格納されます。このレジスタ

は、 SelectMAP または JTAG インターフェイスから読み出しが可能です。表 5-27 に STAT レジス

タの各ビット位置の名称を示し、表 5-28 で各ビットについて説明します。

DEC 6 AES 復号化機能のイネーブルビットです。

0 : 復号化機能が無効 (デフォルト )

1 : 復号化機能が有効

SBITS[1:0] [5:4] セキュリティレベルを設定します。 7 シリーズ FPGA のセキュリティレベル

は、暗号化ビットストリームにも適用されます。この設定は、 ICAPE2 ではな

くコンフィギュレーションポートに適用されます。セキュリティレベルは、暗

号化されたビットストリームの後、または暗号化されていないビットスト

リームでは EOS の後に有効になります。

00 : 読み出し /書き込み可 (デフォルト )

01 : リードバックが無効

1x : 書き込み/読み出し共に無効

セキュリティレベルが 00 および 01 の場合、 FAR と FDRI のみ暗号化書き込

みアクセスが可能です。

PERSIST 3 M2:M0 で指定したコンフィギュレーションインターフェイスがコンフィギュ

レーション後も維持されます。通常、 SelectMAP インターフェイスでのみ使用

し、リコンフィギュレーションおよびリードバックを可能にします。第 6 章の

「リードバックを実行するためのデザインの準備」の PERSIST オプションを参


0 : No (デフォルト )

1 : あり

GTS_USR_B 0 アクティブ Low のトライステート I/O です。 GTS_CFG_B もアサートされて

いる場合、プルアップをオフにします。

0 : I/O はトライステート

1 : I/O はアクティブ (デフォルト )

表 5-26 : 制御レジスタ 0 の詳細 (続き)

名前ビット






表 5-27 : ステータスレジスタ

説明

予約

BU

S_W

IDT

H

予約

STA

RT

UP

_STA

TE

XA

DC

_OV

ER

_TE

MP

DE

C_E

RR

OR

ID_E

RR

OR

DO

NE

RE

LE

AS

E_D

ON

E

INIT

_B

INIT

_CO

MP

LE

TE

MO

DE

GH

IGH

_B

GW

E

GT

S_C

FG

_B

EO

S

DC

I_MA

TC

H

MM

CM

_LO

CK

PAR

T_S

EC

UR

ED

CR

C_E

RR

OR


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x

表 5-28 : ステータスレジスタの説明

名前ビット


BUS_WIDTH [26:25] コンフィギュレーションバス幅の自動検出結果を示しま

す。 BPI および SelectMAP モードの場合、モードピンの

サンプリング後かつバス幅の検出前に値が 01 (x8) に設定

されます。 ICAPE2 が有効な場合、このフィールドにはコ

ンフィギュレーション完了後の ICAPE2 バス幅の情報が

格納されます。

00 = x101 = x810 = x1611 = x32

STARTUP_STATE [20:18] コンフィギュレーションスタートアップのステートマシ

ンを示します (0 ～ 7)。

フェーズ 0 = 000

フェーズ 1 = 001

フェーズ 2 = 011

フェーズ 3 = 010

フェーズ 4 = 110

フェーズ 5 = 111

フェーズ 6 = 101

フェーズ 7 = 100

DEC_ERROR 16 復号化処理の前後いずれかに FDRI への書き込みがあった

ことを示します。

0 : DEC_ERROR なし

1 : DEC_ERROR あり

ID_ERROR 15 FDRI への書き込みで DEVICE_ID チェックエラーが

あったかどうかを示します。

0 : ID_ERROR なし

1 : ID_ERROR あり




UG470 (v1.9) 2014 年 11 月 14 日


DONE 14 DONE ピンの値を示します。

RELEASE_DONE 13 内部 DONE 信号の値を示します。

0 : DONE 信号がリリースされていない (ピンはアク

ティブに Low に維持)

1 : DONE 信号がリリースされている (外部で Low に維

持することが可能)

INIT_B 12 INIT_B ピンの値を示します。

INIT_COMPLETE 11 初期化の完了を示す内部信号です。

0 : 初期化が未完了

1 : 初期化完了

MODE [10:8] モードピン (M[2:0]) の状態を示します。

GHIGH_B 7 GHIGH_B の状態を示します。

0 : GHIGH_B がアサートされている

1 : GHIGH_B がディアサートされている

GWE 6 GWE の状態を示します。

0 : FF およびブロック RAM へ書き込み不可

1 : FF およびブロック RAM へ書き込み可

GTS_CFG_B 5 GTS_CFG_B の状態を示します。

0 : すべての I/O がハイインピーダンス状態

1 : すべての I/O が設定通りに動作

EOS 4 スタートアップの終了を示す、スタートアップブロックか

らの信号です。

0 : スタートアップシーケンスが未完了

1 : スタートアップシーケンスが完了

DCI_MATCH 3 0 : DCI が不一致

1 : DCI が一致

すべての MATCH 信号 (各バンクに 1 つ) の論理積となり

ます。DCI I/O がバンクにない場合、そのバンクの MATCH信号は 1 となります。

MMCM_LOCK 2 0 : MMCM がロックされていない

1 : MMCM がロックされている

すべての MMCM LOCKED 信号の論理積となります。未

使用の DCM LOCKED 信号は 1 となります。

表 5-28 : ステータスレジスタの説明 (続き)

名前ビット






LOUT レジスタ (01000)

シリアルデイジーチェーンでのコンフィギュレーション中、ソフトウェアではこのレジスタを使

用して DOUT ピンへデータが駆動されます。

コンフィギュレーションオプションレジスタ 0 (01001)

コンフィギュレーションオプションレジスタ 0 (COR0) は、デバイスのコンフィギュレーション

オプションの設定に使用されます。表 5-29 に COR0 レジスタの各ビット位置の名称を示し、

表 5-30 で各ビットについて説明します。

PART_SECURED 1 0 : 復号化機能のセキュリティを設定していない

1 : 復号化機能のセキュリティを設定している

CRC_ERROR 0 0 : CRC エラーなし

1 : CRC エラー

表 5-28 : ステータスレジスタの説明 (続き)

名前ビット


表 5-29 : コンフィギュレーションオプションレジスタ 0

説明

予約

予約

予約

予約

PW

RD

WN

_STA

T

予約

DO

NE

_PIP

E

DR

IVE

_DO

NE

SIN

GL

E

OS

CF

SE

L

SS

CL

KS

RC

DO

NE

_CY

CL

E

MA

TC

H_C

YC

LE

LO

CK

_CY

CL

E

GT

S_C

YC

LE

GW

E_C

YC

LE


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 X 1 0 0 0 0 0 0 0 0 0 x 0 1 1 1 1 1 1 1 1 1 0 1 1 0 0

表 5-30 : コンフィギュレーションオプションレジスタ 0 の説明

名前ビット


PWRDWN_STAT 27 DONE ピンをパワーダウンステータスピンに変更します。

0 : DONE ピン

1 : パワーダウンピン

DONE_PIPE 25 0 : DONEIN にパイプラインステージを追加しない

1 : DONEIN にパイプラインステージを追加する (デフォルト )

コンフィギュレーションロジックによって読み出される前に

DONE 信号に対するレジスタを追加します。

FPGA は、スタートアップクロックの 1 サイクル分開始が遅延

している DONE を待機します。

DRIVE_DONE 24 0 : DONE ピンはオープンドレイン

1 : DONE はアクティブに High に駆動 (推奨されていない)




UG470 (v1.9) 2014 年 11 月 14 日


SINGLE 23 0 : リードバックをシングルショットにしない

CAPTUREE2 プリミティブで CAP がアサートされるたび

に、新しくキャプチャした値が読み込まれます。 CMD レジ

スタの GCAPTURE 命令でもキャプチャを実行できます。

1 : シングルショットモードのリードバックを実行する

連続してリードバックを実行する場合、新しいリードバック

を開始する前に CMD レジスタへ RCAP 命令を取り込む必要

があります。

OSCFSEL [22:17] マスターモードで CCLK 周波数を選択します。

(2MHz ～ 60MHz)

SSCLKSRC [16:15] スタートアップシーケンスのクロックソースを指定します。

00 : CCLK

01 : UserClk (CAPTUREE2 ブロックに接続したユーザークロック )

1x : JTAGClk

DONE_CYCLE [14:12] DONE ピンをリリースするスタートアップサイクルを指定しま

す。

000 : スタートアップフェーズ 1







111 : 状態を保持

MATCH_CYCLE [11:9] DCI が一致するまで待機するスタートアップサイクルを指定し

ます。








111 : ウェイトなし

表 5-30 : コンフィギュレーションオプションレジスタ 0 の説明 (続き)

名前ビット






MFWR レジスタ (01010)

ビットストリームの圧縮オプションで使用されます。

LOCK_CYCLE [8:6] MMCM がロックするまで待機するスタートアップサイクルを

指定します。








111 : ウェイトなし

GTS_CYCLE [5:3] GTS 信号をディアサートするスタートアップサイクルを選択し

ます。







110 : DONE ピンに追随。ビットストリームオプションは

-g GTS_cycle:Done。


GWE_CYCLE [2:0] GWE 信号をディアサートするスタートアップフェーズを選択

します。







110 : DONE ピンに追随。ビットストリームオプションは

GWE_cycle:Done。


表 5-30 : コンフィギュレーションオプションレジスタ 0 の説明 (続き)

名前ビット





UG470 (v1.9) 2014 年 11 月 14 日


CBC レジスタ (01011)

AES 復号化の初期ベクター (IV) を格納するレジスタで、ビットストリーム暗号化オプションで使

用されます。

IDCODE レジスタ (01100)

FDRI への書き込みを行う前に、必ずこのレジスタへの書き込みが必要です。このレジスタに書き

込まれた IDCODE は、デバイスの IDCODE と一致する必要があります。

このレジスタを読み出すと、デバイスの IDCODE が返されます。

AXSS レジスタ (01101)

このレジスタは、USR_ACCESSE2 プリミティブをサポートします。このプリミティブを使用する

ことによって、FPGA ビットストリームで格納された、またはコンフィギュレーションレジスタと

して外部または内部のコンフィギュレーションポートによって再書き込みされた 32 ビット値へ

FPGA ロジックから直接アクセスできます。 USR_ACCESS は、 32 ビットのユーザー指定値を用

いてコンフィギュレーションするか、あるいはタイムスタンプ機能を使用してビットストリーム生

成プログラムで自動的に読み込むことができます。リビジョン、デザイン追跡、シリアルナンバー

には、ユーザー指定値が使用できます。インプリメンテーションが複数回実行され、ソースデザイ

ン自体は変更されていない場合には、タイムスタンプ機能が有益です。このプリミティブの詳細は、

『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイ

ド』 (UG953) を参照してください。プリミティブおよび AXSS レジスタの使用に関する詳細は、

『USR_ACCESS を使用するビットストリーム認識』 (XAPP497) を参照してください。

コンフィギュレーションオプションレジスタ 1 (01110)

コンフィギュレーションオプションレジスタ 1 (COR1) は、デバイスのコンフィギュレーション

オプションの設定に使用されます。表 5-31 に COR1 レジスタの各ビット位置の名称を示し、

表 5-32 で各ビットについて説明します。

表 5-31 : コンフィギュレーションオプションレジスタ 1

説明

予約

PE

RS

IST

_DE

AS

SE

RT

_AT

_DE

SY

NC

RB

CR

C_A

CT

ION

予約

RB

CR

C_N

O_P

IN

RB

CR

C_E

N

予約

BP

I_1ST

_RE

AD

_CY

CL

E

BP

I_PAG

E_S

IZE


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0


http://japan.xilinx.com/support/documentation/application_notes/j_xapp497_usr_access.pdf





表 5-32 : コンフィギュレーションオプションレジスタ 1 の説明

名前ビット


PERSIST_DEASSERT_AT_DESYNC 17 DESYNC コマンドによる PERSIST のディアサートを制御します。

0 : DESYNC コマンドで PERSISTをディアサートしない (デフォルト )

1 : DESYNC コマンドで PERSISTをディアサートする

RBCRC_ACTION [16:15] 00 : Continue (継続)01 : HALT (停止)11 : Correct_And_Halt (修正およ

び停止)10 : Correct_And_Continue (修正お

よび継続)

RBCRC_NO_PIN 9 INIT_B をリードバック CRC エラーの

ステータス出力ピンとして使用するか

どうかを設定します。

0 : INIT_B をリードバック CRC エラーのステータス出力ピンとして使

用する (デフォルト )

1 : INIT_B をリードバック CRC エラーのステータス出力ピンとして使

用しない

RBCRC_EN 8 連続したリードバック CRC の有効/無効を設定します。

0 : 連続したリードバック CRC を無

効にする (デフォルト )

1 : 連続したリードバック CRC を有

効にする

BPI_1ST_READ_CYCLE [3:2] 初のバイト読み出しタイミングを設

定します。

00 : 1 CCLK (デフォルト )

01 : 2 CCLK

10 : 3 CCLK

11 : 4 CCLK

BPI_PAGE_SIZE [1:0] フラッシュメモリのページサイズを設

定します。

00 : 1 バイト /ワード (デフォルト )

01 : 4 バイト /ワード

10 : 8 バイト /ワード

11 : 予約




UG470 (v1.9) 2014 年 11 月 14 日


ウォームブート開始アドレスレジスタ (10000)

ウォームブート開始アドレスレジスタ (WBSTAR) は、 IPROG コマンドが適用されているときに

使用するマルチブートアドレス位置を指定します。表 5-33 にウォームブート開始アドレスレジス

タの各ビット位置の名称を示し、表 5-34 で各ビットについて説明します。

ウォッチドッグタイマーレジスタ (10001)

ウォッチドッグタイマーは、フォールバックビットストリームに対しては自動的に無効になりま

す。表 5-35 に TIMER レジスタの各ビット位置の名称を示し、表 5-36 で各ビットについて説明し

ます。

表 5-33 : WBSTAR レジスタ

説明

RS

[1:0]

RS

_TS

_B

STA

RT

_AD

DR


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

表 5-34 : WBSTAR レジスタの説明

名前ビット


RS[1:0] [31:30] 次のウォームブートでの RS[1:0] ピンの値を設

定します。デフォルト値は 00 です。

RS_TS_B 29

RS[1:0] ピンのトライステートイネーブルビッ

トです。

0 : 無効 (デフォルト )

1 : 有効

START_ADDR [28:0] 次のビットストリームの開始アドレスを設定し

ます。デフォルトの開始アドレスは 0 です。

表 5-35 : TIMER レジスタ

説明

TIM

ER

_US

R_M

ON

TIM

ER

_CF

G_M

ON

TIM

ER

_VA

LU

E


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0





ブート履歴ステータスレジスタ (10110)

ブート履歴ステータス (BOOTSTS) レジスタは、 POR、 PROGRAM_B のアサート、または

JPROGRAM 命令によってのみリセットできます。 EOS またはエラーが発生すると、ステータス

(_0) がステータス (_1) にシフトし、ステータス (_0) は現在のステータスで更新されます。表 5-37に BOOTSTS レジスタの各ビット位置の名称を示し、表 5-38 で各ビットについて説明します。

表 5-36 : TIMER レジスタの説明

名前ビット


TIMER_USR_MON 31

ユーザーモード中にウォッチドッグタイマー

を有効にします。


1 : 有効

TIMER_CFG_MON 30

コンフィギュレーション中にウォッチドッグタイマーを有効にします。


1 : 有効

TIMER_VALUE [29:0]ウォッチドッグのタイムアウト値です。ウォッ

チドッグクロックは約 125KHz ～ 380KHz です。デフォルト値は 0 です。

表 5-37 : BOOTSTS レジスタ

説明

予約

HM

AC

_ER

RO

R_1

WR

AP

_ER

RO

R_1

CR

C_E

RR

OR

_1

ID_E

RR

OR

_1

WT

O_E

RR

OR

_1

IPR

OG

_1

FAL

LB

AC

K_1

VA

LID

_1

HM

AC

_ER

RO

R_0

WR

AP

_ER

RO

R_0

CR

C_E

RR

OR

_0

ID_E

RR

OR

_0

WT

O_E

RR

OR

_0

IPR

OG

_0

FAL

LB

AC

K_0

VA

LID

_0


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

表 5-38 : BOOTSTS レジスタの説明

名前ビット


HMAC_ERROR_1 15 HMAC エラー

WRAP_ERROR_1 14 BPI アドレスカウンターのラップアラウンドエラー。非同期読み出しモードでサポート

CRC_ERROR_1 13 CRC エラー

ID_ERROR_1 12 ID_CODE エラー

WTO_ERROR_1 11 ウォッチドッグのタイムアウトエラー

IPROG_1 10 内部 PROG で開始したコンフィギュレーション




UG470 (v1.9) 2014 年 11 月 14 日


制御レジスタ 1 (11000)

制御レジスタ 1 (CTL1) は、 7 シリーズデバイスのコンフィギュレーションに使用します。このレ

ジスタは予約されています。表 5-39 を参照してください。

BPI/SPI コンフィギュレーションオプションレジスタ (11111)

BPI/SPI コンフィギュレーションオプションレジスタ (BSPI) は予約されており、ツールで設定さ

れるデバイスの特定コンフィギュレーションオプションを格納するために使用します。表 5-40 に、

COR1 レジスタの各ビット位置名を示します。

FALLBACK_1 9 1 : デフォルトリコンフィギュレーションへ

のフォールバック、 RS[1:0] はアクティブに

2'b00 を駆動

0 : 通常のコンフィギュレーション

VALID_1 8 ステータス 1 は有効

HMAC_ERROR_0 7 HMAC エラー

WRAP_ERROR_0 6 BPI アドレスカウンターのラップアラウンドエラー。非同期読み出しモードでサポート

CRC_ERROR_0 5 CRC エラー

ID_ERROR_0 4 ID_CODE エラー

WTO_ERROR_0 3 ウォッチドッグのタイムアウトエラー

IPROG_0 2 内部 PROG で開始したコンフィギュレーション

FALLBACK_0 1 1 : デフォルトリコンフィギュレーションへ

のフォールバック、 RS[1:0] はアクティブに

2'b00 を駆動

0 : 通常のコンフィギュレーション

VALID_0 0 ステータス 0 は有効

注記 :

1. 電源投入時には、このレジスタのデフォルト値はどのフィールドも 0 となり、エラー、フォールバック、ま

たは有効なコンフィギュレーションが検出されていないことを示します。コンフィギュレーション後、これ

らのビットのいずれかが 1 の場合は、エラー、フォールバック、またはコンフィギュレーションの完了が

検出されたことを示します。

表 5-38 : BOOTSTS レジスタの説明 (続き)

名前ビット


表 5-39 : 制御レジスタ 1 (CTL1)

説明

予約


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x




デバイス ID および Device DNA

デバイス ID および Device DNA7 シリーズ FPGA には、57 ビットの Device DNA 値を提供するための 64 ビットのデバイス ID が組み込まれています。この不揮発性の ID はザイリンクスによって FPGA に恒久的にプログラムさ

れており、変更できないため、改ざんされることはありません。各デバイスは、固有となることが

多い 57 ビットの DNA 値でプログラムされています。ただし、同じファミリ内で大 32 個のデバ

イスが同じ DNA 値を含むことができます。 JTAG FUSE_DNA コマンドを使用すると、常に固有

となる 64 ビット値をすべて読み出すことが可能です。 Device DNA は、 64 ビットの FUSE_DNA値のビット 0 ～ 56 で構成されます。

外部アプリケーションは JTAG ポートを介して Device DNA または FUSE_DNADNA の値にアク

セスでき、 FPGA デザインは Device DNA アクセスポート (DNA_PORT) を介して DNA 値にの

みアクセスできます。

FPGA アプリケーションは、デザインプリミティブの DNA_PORT (Device DNA Access Port) を使用してこの DNA 値にアクセスします (図 5-15 参照)。

DNA 値図 5-16 に示すように、 Device DNA は 57 ビットの値です。

表 5-40 : BPI/SPI コンフィギュレーションオプションレジスタ

説明

予約

BP

I_sync_mode

(1)

読み出しコンフィギュレーションレジスタ (BPI_sync_mode によって指定、詳細は XAPP587 を

参照)

予約

SP

I_32bit_addr (2)

SP

I_buswidth

(3)

SPI_read_opcode

(59 ページの表 2-13 参照)


31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

値 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1

注記 : 1. 67 ページの「同期読み出しモードのサポート」を参照してください。

2. 59 ページの「128Mb を超える SPI のサポート」を参照してください。

3. 58 ページの「マスター SPI デュアル (x2) およびクアッド (x4) の読み出しコマンド」を参照してください。


図 5-15 : 7 シリーズ FPGA の DSP DNA_PORT デザインプリミティブ

UG470_c5_15_110513

DIN DOUT

DNA_PORT

READ

SHIFT

CLK




UG470 (v1.9) 2014 年 11 月 14 日


動作

図 5-16 に、DNA_PORT デザインプリミティブの一般的な機能を示します。FPGA アプリケーショ

ンは、初に DNA_PORT プリミティブをデザイン内でインスタンシエートしておく必要がありま

す (図 5-15 参照)。

Device DNA を読み出すには、まず FPGA アプリケーションが DNA_PORT 出力シフトレジスタ

に DNA 値を送信します。 READ 入力は、 CLK の立ち上がりエッジのときにアサートされている

必要があります (表 5-41 参照)。これにより、出力シフトレジスタに DNA の 57 ビットすべてが並

行して読み込まれます。 READ 操作は SHIFT 操作よりも優先されます。

DNA ビットの読み出しを継続するには、表 5-41 に示すように、 CLK の立ち上がりエッジの後で

SHIFT をアサートする必要があります。これで、出力シフトレジスタの値が DOUT 出力にシフト

されます。 DIN 入力の値は、シフトレジスタにシフトされます。

READ と SHIFT の両方が Low の場合、出力シフトレジスタの値が保持され、 DOUT の値も変わ

りません。DNA のメモリ仕様については、各 7 シリーズ FPGA データシートを参照してください。

DNA の拡張

図 5-17 に示すとおり、DNA_PORT プリミティブを使用するアプリケーションのほとんどは、DINデータ入力を定数に接続しています。


図 5-16 : DNA_PORT の動作

560

57-Bit Device DNA

Factory Programmed, Unchangeable

560DIN DOUT57-Bit Loadable Shift Register

READ = 1

SHIFT=1

UG470_c5_16_110513

CLK

Read = 0

表 5-41 : DNA_PORT の動作

動作 DIN READ SHIFT CLK シフトレジスタ DOUT

HOLD X 0 0 X 前の値を保持前の値を保持

READ X 1 X 57 ビットの DNA をすべて読み込み ID のビット 56

SHIFT DIN 0 1 DIN をビット 0 にシフトし、シフトレジス

タの値を DOUT にシフト

シフトレジスタ

のビット 56

注記 :

X = Don’t Care

= 立ち上がりクロックエッジ




デバイス ID および Device DNA

図 5-18 のように、DOUT シリアル出力ポートを DIN シリアル入力ポートに接続すると DNA の長

さを延長できます。このようにすると、 DNA を任意の長さに拡張できます。

また、 FPGA のロジックリソースを使用して DNA にビットを追加することも可能です。図 5-19に示すように、 FPGA アプリケーションは DNA_PORT の DIN シリアル入力を介して追加のビッ

トを挿入できます。ロジックリソースを利用する場合は、固定値のビットを追加することも、DeviceDNA から計算した変数のビットを追加することもできます。

JTAG による Device DNA および ID へのアクセス

FPGA の内部 Device DNA は、ベンダー固有の XSC_DNA コマンドを使用して JTAG ポートから

読み出すことができます。この場合、XSC_DNA コマンドを発行する前に ISC_ENABLE を読み込

む必要があります。 ISC_ENABLE によって FPGA デザインが停止します。 XSC_DNA コマンド

の発行後に FPGA デザインを再開させるには、 ISC_DISABLE が必要です。


図 5-17 : 定数をシフトイン


図 5-18 : 巡回シフト


図 5-19 : ビットストリーム固有のコード

DIN DOUT

DNA_PORT

READSHIFTCLK

UG470_c5_17_010513

0

DIN DOUT

DNA_PORT

READSHIFTCLK

UG470_c5_18_110513

UG470_c5_19_110513

DIN DOUT

DNA_PORT

READSHIFTCLK

Application Code

DIN DOUTREADSHIFTCLK

READSHIFT

CLK




UG470 (v1.9) 2014 年 11 月 14 日


図 5-16 に示すように、デバイスが Shift-DR ステートに入ると、 XSC_DNA コマンドに続いて IDのビット 56 が TDO JTAG 出力に出力されます。Device DNA の残りのビットおよびレジスタへの

入力のデータは、 JTAG コントローラーが Shift-DR ステートのときに順次シフトアウトされます。

固有の 64 ビット ID はすべて、ベンダー固有の FUSE_DNA コマンドを使用して JTAG ポートか

ら読み出すことができます。機能性は XSC_DNA と同様ですが、 ID のビット 63 は FUSE_DNAコマンド後に TDO JTAG 出力へ出力されます。

iMPACT によるデバイス ID へのアクセス

57 ビットの Device DNA の値は、iMPACT でも読み出すことができます。FPGA から Device DNAを読み出すには、 readDna -p <position> を実行します。 Vivado デバイスプログラマには

Device DNA 値を読み出す機能も追加される予定です。




第 6 章

リードバックおよびコンフィギュレーションの検証

ザイリンクス 7 シリーズデバイスでは、 SelectMAP、 ICAPE2、および JTAG インターフェイスを

介してコンフィギュレーションメモリを読み出すことができます。リードバックには、リードバッ

ク検証とリードバックキャプチャの 2 種類があります。リードバック検証では、ユーザーメモリ

エレメント (LUT RAM、SRL、およびブロック RAM) のその時点での値を含め、すべてのコンフィ

ギュレーションメモリセルを読み出すことが可能です。リードバックキャプチャはリードバック

検証の機能をさらに拡張したもので、すべてのコンフィギュレーションメモリセルの読み出しに

加え、すべての内部 CLB および IOB レジスタのその時点でのステートも読み出すことができ、デ

ザインのデバッグに役立ちます。

コンフィギュレーションメモリを読み出すには、リードバックを開始するコマンドシーケンスを

デバイスに送信する必要があります。リードバックの開始後、デバイスはコンフィギュレーション

メモリの内容を SelectMAP または JTAG インターフェイスに出力します。

リードバックコマンドシーケンスは、マイクロプロセッサ、 CPLD、または FPGA ベースのシス

テムから送信できます。また、ツールを使用して JTAG ベースのリードバック検証を実行すること

も可能です。 iMPACT はザイリンクスの ISE® ツールで提供されているデバイスプログラミング

ツールで、 7 シリーズデバイスのすべてのリードバックおよび比較機能をサポートしており、コン

フィギュレーションエラーの有無をレポートする機能もあります。 ChipScope™ Pro ツールで使用

が簡単な GUI でより優れたデザインデバッグ機能が提供されるため、リードバックキャプチャがデ

ザインのデバッグに使用されることはほとんどありませんが、iMPACT でキャプチャ処理はサポート

されていません。同様の機能が Vivado ラボツールで提供されています。

デバイスからコンフィギュレーションメモリの内容が読み出されると、次にリードバックビット

ストリームとコンフィギュレーションビットストリームが比較され、エラーの有無が判定されま

す。この処理の詳細は、「リードバックデータの検証」で説明します。

以降のセクションでは、SelectMAP インターフェイスまたは JTAG インターフェイスを介した、モ

ノリシックデバイスのリードバック手順について説明します。 ICAPE2 を介したリードバックは

SelectMAP インターフェイスを介したリードバックと同様です。 SSI デバイスの場合、リードバッ

クの検証のみが iMPACT ツールでサポートされています。

リードバックを実行するためのデザインの準備

リードバックを実行するには、ビットストリームに 2 つの設定を行っておく必要があります。 1 つはセキュリティ設定でリードバックの禁止を解除しておくこと (security:none)、もう 1 つは

ビットストリーム暗号化を使用しないことです。また、 SelectMAP インターフェイスを利用して

リードバックを行う場合は、 persist オプションを Persist:Yes に設定する必要があります。この

設定を行っておかないと SelectMAP データピンはコンフィギュレーション後にユーザー I/O とな

り、その後のコンフィギュレーションが行えなくなります。バウンダリスキャンポートを使用し




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てリードバックを行う場合は、初に挙げたセキュリティおよび暗号化のオプション以外に特別な

設定は必要ありません。

リードバックキャプチャ機能も実行する場合は、ユーザーデザインに CAPTUREE2 プリミティブ

をインスタンシエートしておきます。このほか、 GCAPTURE コマンドを CMD レジスタに書き込

む方法もあります ( 「リードバックキャプチャ」参照)。ユーザーレジスタのステートを取り込む

には、ユーザーデザインでこのプリミティブの CAP 入力をトリガーし、その時点でのレジスタ値

をコンフィギュレーションメモリに格納します。レジスタの値は、後でコンフィギュレーションメモリと一緒にデバイスから読み出されます。

Persist オプション Persist ビットストリームオプションは、コンフィギュレーション後、多目的コンフィギュレーショ

ンピンへのコンフィギュレーションロジックのアクセスを維持します。このオプションは、主に

コンフィギュレーション後のリードバックアクセス用に SelectMAP ポートを保持する目的で使用

されますが、ほかのコンフィギュレーションモードでも利用できます。 JTAG コンフィギュレー

ションでは、専用の JTAG ポートが常に利用可能なため、 Persist は必要ありません。 Persist およ

び ICAP は同時に使用できません。

Persist オプションは、PROGRAM_B ピンをパルスしたり JTAG ポートを使用することなく、外部

コントローラーからデバイスをリコンフィギュレーションするために利用することもできます。

Persist に使用する多目的ピンは、コンフィギュレーションモードピンの設定に依存し、 24 ページ

の表 2-2 および 25 ページの表 2-3 に記載の各コンフィギュレーションモードピンと同様です。た

だし、 PUDC_B および DOUT_CSO_B は Persist に使用できません。 Persist に使用する I/O ピン

はユーザーデザインで I/O として利用することはできません。デザインのインプリメンテーション

時に CONFIG_MODE 制約を用いて適切なピンを予約します。 Persist モードの I/O は、デフォル

トの汎用 I/O 規格 (LVCMOS、 12mA 駆動能力、 Slow スルーレート ) を使用します。

リードバックコマンドシーケンス

SelectMAP インターフェイスからコンフィギュレーションレジスタへのアクセス

SelectMAP インターフェイスからコンフィギュレーションメモリを読み出すには、インターフェ

イスを書き込み制御用に設定して FPGA へコマンドを送信し、次に読み出し制御用に設定して、

データをデバイスから読み出します。SelectMAP インターフェイスの書き込みおよび読み出し制御

は RDWR_B 入力で指定されます。インターフェイスを書き込み制御用に設定すると (RDWR_B =0)、 SelectMAP データピンは入力であり、読み出し制御用に設定すると (RDWR_B = 1)、出力と

なります。 ABORT を回避するため、 RDWR_B 信号のトグル前に CSI_B 信号をディアサート

(CSI_B = 1) してください (詳細は、「SelectMAP の ABORT」参照)。

SelectMAP インターフェイスにおける書き込み制御と読み出し制御間の変更手順は、次のとおり

です。

1. CSI_B をディアサートします。

2. RDWR_B をトグルします。

RDWR_B = 0 : 書き込み制御

RDWR_B = 1 : 読み出し制御

3. CSI_B をアサートします。





4. CSI_B および RDWR_B は CCLK に同期します。

5. リードバックで CSI_B ピンがアサートされてから 3 クロックサイクル後にリードバックデー

タは確定的に有効になります。

図 6-1 に、この手順を図示します。

コンフィギュレーションレジスタの読み出し手順 (SelectMAP)読み出し操作の中でも簡単なのは、COR0 や STAT レジスタなどのコンフィギュレーションレジ

スタに対する読み出しです。レジスタによっては読み出しアクセスが行えないものもありますが、

読み出しアクセス可能なレジスタはすべて SelectMAP インターフェイスから読み出すことができ

ます。 SelectMAP インターフェイスから STAT レジスタを読み出すには、次の手順に従います。

1. デバイスにバス幅検出シーケンスと同期ワードを書き込んだ後、少なくとも NOOP を 1 つ書

き込む。

2. デバイスに「STAT レジスタ読み出し」パケットヘッダーを書き込む。

3. デバイスに NOOP コマンドを 2 つ書き込み、パケットバッファーをフラッシュする。

4. SelectMAP インターフェイスから 1 ワードを読み出す (ステータスレジスタの値)。

5. デバイスに DESYNC コマンドを書き込む。

6. デバイスにダミーワードを 2 つ書き込み、パケットバッファーをフラッシュする。


図 6-1 : SelectMAP ポートの書き込みおよび読み出し制御間の変更

表 6-1 : ステータスレジスタのリードバックコマンドシーケンス (SelectMAP)

手順SelectMAP

ポートの方向

コンフィギュ

レーションデータ

説明

1 書き込み FFFFFFFF ダミーワード

2 書き込み 000000BB バス幅同期ワード

3 書き込み 11220044 バス幅検出

4 書き込み FFFFFFFF ダミーワード

5 書き込み AA995566 同期ワード

6 書き込み 20000000 NOOP

7 書き込み 2800E001STAT レジスタを読み出すタイプ 1 パケットヘッ

ダーを書き込む




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手順 8 と手順 9 の間でユーザーが SelectMAP インターフェイスの方向を書き込みから読み出し制

御に変更し、手順 9 の後に再び書き込み制御に戻す必要があります。

STAT 以外のレジスタを読み出す場合は、タイプ 1 パケットヘッダーで指定するアドレス (表 6-1の手順 2) を変更し、必要に応じてワードカウントを修正してください。 FDRO レジスタからの読

み出しは、「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」で説明するように特別

な手順が必要となります。

コンフィギュレーションメモリの読み出し手順 (SelectMAP)FDRO レジスタからコンフィギュレーションメモリを読み出す手順は、その他のレジスタから読み

出す場合と基本的には同じです。ただし、コンフィギュレーションロジックに対応するための追加

手順が必要になります。 FDRO レジスタからのコンフィギュレーションデータはフレームバッ

ファーを通るため、リードバックデータの初のフレームは破棄する必要があります。

1. デバイスにバス幅検出シーケンスと同期ワードを書き込む。

2. NOOP コマンドを少なくとも 1 つ書き込む。

3. SHUTDOWN コマンドを書き込み、 NOOP コマンドを 1 つ書き込む。

4. RCRC コマンドを CMD レジスタに書き込み、 NOOP コマンドを 1 つ書き込む。

5. NOOP コマンドを 5 つ書き込み、シャットダウンシーケンスを確実に完了させる。シャット

ダウンシーケンス中、 DONE が Low になる。

6. RCFG コマンドを CMD レジスタに書き込み、 NOOP コマンドを 1 つ書き込む。

7. 開始フレームアドレスを FAR に書き込む (通常は 0x00000000)。

8. デバイスに「FDRO レジスタ読み出し」パケットヘッダーを書き込む。 FDRO 読み出し長は、

次の式で求めます。

FDRO 読み出し長 = (各フレームのワード数) x (読み出すフレーム数)

フレームバッファー分の追加フレームが読み出されます。フレームバッファーでは、読み出

しの始めのダミーデータとなる 1 フレームが必要です。また、 SelectMAP x8 モードでは 1ワードが余分に読み出されます。

9. デバイスにダミーワードを 2 つ書き込み、パケットバッファーをフラッシュする。



10 読み出し SSSSSSSSデバイスが STAT レジスタから 1 ワードをコン

フィギュレーションインターフェイスに書き込む

11 書き込み 30008001 タイプ 1、 CMD に 1 ワード書き込み

12 書き込み 0000000D DESYNC コマンド

13 書き込み 20000000 NOOP

14 書き込み 20000000 NOOP

表 6-1 : ステータスレジスタのリードバックコマンドシーケンス (SelectMAP) (続き)

手順SelectMAP

ポートの方向

コンフィギュ

レーションデータ

説明





10. SelectMAP インターフェイスから FDRO レジスタを読み出す。 FDRO 読み出し長は上記の手

順 9 と同じ式で求めます。

11. NOOP コマンドを 1 つ書き込む。

12. START コマンドを書き込み、 NOOP コマンドを 1 つ書き込む。

13. RCRC コマンドを書き込み、 NOOP コマンドを 1 つ書き込む。

14. DESYNC コマンドを書き込む。

15. 低 64 ビットの NOOP コマンドを書き込み、パケットバッファーをフラッシュする。DONEが High になるまで CCLK パルスの送出を続ける。

表 6-2 に、リードバックコマンドシーケンスを示します。

表 6-2 : SHUTDOWN 命令のリードバックコマンドシーケンス (SelectMAP)

手順 SelectMAP ポートの方向コンフィギュレーション

データ説明

1 書き込み

FFFFFFFF ダミーワード

000000BB バス幅同期ワード

11220044 バス幅検出



2 書き込み 02000000 タイプ 1、 NOOP ワード 0

3 書き込み

30008001 タイプ 1、 CMD に 1 ワード書き込み

0000000B SHUTDOWN コマンド

02000000 タイプ 1、 NOOP ワード 0

4 書き込み


00000007 RCRC コマンド

20000000 タイプ 1、 NOOP ワード 0

5 書き込み

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

6 書き込み


00000004 RCFG コマンド

20000000 タイプ 1、 NOOP ワード 0

7 書き込み30002001 タイプ 1、 FAR に 1 ワード書き込み

00000000 FAR アドレス = 00000000

8 書き込み28006000 タイプ 1、 FDRO から 0 ワード読み出し

48024090 タイプ 2、 FDRO から 147,662 ワード読み出し




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JTAG インターフェイスからコンフィギュレーションレジスタへのアクセス

JTAG から 7 シリーズ FPGA のコンフィギュレーションロジックにアクセスするには、 JTAGCFG_IN および CFG_OUT レジスタを使用します。 CFG_IN および CFG_OUT レジスタはコン

フィギュレーションレジスタではなく、BYPASS や BOUDARY_SCAN と同様の JTAG レジスタ

です。 CFG_IN にシフトしたデータは、コンフィギュレーションパケットプロセッサに入り、

SelectMAP インターフェイスからのコマンドと同様に処理されます。

リードバックコマンドは、 CFG_IN レジスタを介してコンフィギュレーションロジックに書き込

まれ、コンフィギュレーションメモリは CFG_OUT レジスタから読み出されます。表 6-3 に、

CFG_IN および CFG_OUT レジスタにアクセスする際の JTAG ステートの遷移を示します。

9 書き込み20000000 タイプ 1、 NOOP ワード 0

... タイプ 1、 NOOP ワード 0 をさらに 31 回

10 読み出し

00000000パケットデータ、 FDRO から 0 ワード読み出し

( 初の 101 ワードはダミーフレーム)

...

00000000パケットデータ、 FDRO から 147661 ワード読

み出し

11 書き込み 20000000 タイプ 1、 NOOP ワード 0

12 書き込み


00000005 START コマンド

20000000 タイプ 1、 NOOP ワード 0

13 書き込み


00000007 RCRC コマンド

20000000 タイプ 1、 NOOP ワード 0

14 書き込み30008001 タイプ 1、 CMD に 1 ワード書き込み

0000000D DESYNC コマンド

15 書き込み20000000 タイプ 1、 NOOP ワード 0

20000000 タイプ 1、 NOOP ワード 0

表 6-2 : SHUTDOWN 命令のリードバックコマンドシーケンス (SelectMAP) (続き)

手順 SelectMAP ポートの方向コンフィギュレーション

データ説明

表 6-3 : JTAG CFG_IN および CFG_OUT 命令のシフトイン

手順説明セット /ホールドクロック数

(TCK)TDI TMS

1 5 クロックの間、 TMS に 1 を入力してデバイスを TLR ステート

にするX 1 5

2 RTI ステートに移行する X 0 1

3 SELECT-IR ステートに移行する X 1 2

4 SHIFT-IR ステートに移行する X 0 2





コンフィギュレーションレジスタの読み出し手順 (JTAG)

読み出し操作の中でも簡単なのは、COR0 や STAT レジスタなどのコンフィギュレーションレジ

スタに対する読み出しです。レジスタによっては読み出しアクセスが行えないものもありますが、

読み出しアクセス可能なレジスタは、すべて JTAG インターフェイスから読み出すことができま

す。 JTAG インターフェイスから STAT レジスタを読み出すには、次の手順に従います。

1. TAP コントローラーをリセットする。

2. SHIFT-IR ステート中に、 CFG_IN 命令を JTAG 命令レジスタにシフトする。 CFG_IN 命令の

LSB から順にシフトし、TAP コントローラーが SHIFT-IR ステートから出る間に MSB をシフ

トします。

3. SHIFT-DR ステート中に、パケット書き込みコマンドを CFG_IN レジスタにシフトする。

a. デバイスに同期ワードを書き込む。

b. デバイスに NOOP コマンドを少なくとも 1 つ書き込む。

c. デバイスに「STAT レジスタ読み出し」パケットヘッダーを書き込む。

d. デバイスにダミーワードを 2 つ書き込み、パケットバッファーをフラッシュする。

CFG_IN レジスタ経由で送信されたコンフィギュレーションパケットは、常に MSB から順に

送信する必要があります。 LSB は、 TAP コントローラーが SHIFT-DR ステートから出る間に

シフトします。

4. SHIFT-IR ステート中に、 CFG_OUT 命令を JTAG 命令レジスタにシフトする。 CFG_OUT 命令の LSB から順にシフトし、 TAP コントローラーが SHIFT-IR ステートから出る間に MSBをシフトします。

5. SHIFT-DR ステート中に、ステータスレジスタから 32 ビットをシフトする。


5 CFG_IN または CFG_OUT 命令の初の 5 ビットを LSB から順

にシフトする

00101 (CFG_IN)

0 500100

(CFG_OUT)

6 SHIFT-IR ステートから出る間に、 CFG_IN または CFG_OUT 命令の MSB をシフトする

0 1 1

7 SELECT-DR ステートに移行する X 1 2

8 SHIFT-DR ステートに移行する X 0 2

9 SHIFT_DR ステートの間に、データを MSB から順に CFG_IN レジスタにシフトする、または CFG_OUT からシフトする

X 0 X

10 SHIFT-DR ステートから出る間に LSB をシフトする X 1 1

11 5 クロックの間、 TMS に 1 を入力して TAP をリセットする X 1 5

表 6-3 : JTAG CFG_IN および CFG_OUT 命令のシフトイン (続き)


(TCK)TDI TMS




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JTAG CFG_IN レジスタにシフトしたパケットは、SelectMAP から STAT レジスタを読み出す場合

に SelectMAP インターフェイスを介してシフトしたパケットと同一です。

表 6-4 : ステータスレジスタのリードバックコマンドシーケンス (JTAG)


(TCK)TDI TMS

1

5 クロックの間、 TMS に 1 を入力してデバ

イスを TLR ステートにするX 1 5

RTI ステートに移行する X 0 1

SELECT-IR ステートに移行する X 1 2

SHIFT-IR ステートに移行する X 0 2

2

CFG_IN 命令の初の 5 ビットを LSB から

順にシフトする

00101

(CFG_IN)0 5

SHIFT-IR ステートから出る間に、 CFG_IN命令の MSB をシフトする

0 1 1

SELECT-DR ステートに移行する X 1 2

SHIFT-DR ステートに移行する X 0 2

3

コンフィギュレーションパケットを MSBから順に CFG_IN データレジスタにシフト

する

a : 0xAA995566

b : 0x20000000

c : 0x2800E001

d : 0x20000000

e : 0x20000000

0 159

SHIFT-DR ステートから出る間に、後のコ

ンフィギュレーションパケットの LSB をシ

フトする

0 1 1



4

CFG_OUT 命令の初の 5 ビットを LSB から順にシフトする

00100 (CFG_OUT)

0 5

SHIFT-IR ステートから出る間に、

CFG_OUT 命令の MSB をシフトする0 1 1



5

STAT レジスタの内容を CFG_OUT データ

レジスタからシフトする0xSSSSSSSS 0 31

SHIFT-DR ステートから出る間に、STAT レジスタの後のビットを CFG_OUT データ

レジスタからシフトする

S 1 1



6 TAP コントローラーをリセットする X 1 5





コンフィギュレーションメモリの読み出し手順 (1149.1 JTAG)

JTAG インターフェイスを利用して FDRO レジスタからコンフィギュレーションメモリを読み出

す手順は、その他のレジスタから読み出す場合と基本的には同じです。ただし、フレームロジック

に対応するための追加手順が必要になります。FDRO レジスタからのコンフィギュレーションデー

タはフレームバッファーを通るため、リードバックデータの初のフレームは「ダミーデータ」

であり、破棄する必要があります (FDRI および FDRO レジスタの説明参照)。通常は、1149.1 JTAGリードバックフローを推奨します。


2. CFG_IN 命令を JTAG 命令レジスタにシフトする。 CFG_IN 命令の LSB から順にシフトし、

TAP コントローラーが SHIFT-IR ステートから出る間に MSB をシフトします。

3. SHIFT-DR ステート中に、パケット書き込みコマンドを CFG_IN レジスタにシフトする。

a. デバイスにダミーワードを書き込む。

b. デバイスに同期ワードを書き込む。

c. デバイスに NOOP コマンドを少なくとも 1 つ書き込む。

d. デバイスに RCRC コマンドを書き込む。

e. ダミーワードを 2 つ書き込み、パケットバッファーをフラッシュする。

4. JSHUTDOWN 命令を JTAG 命令レジスタにシフトする。

5. RTI ステートに移行し、シャットダウンシーケンスを完了するまで TCK の 12 サイクル間、こ

の状態を維持する。シャットダウンシーケンス中、 DONE ピンは Low になります。

6. CFG_IN 命令を JTAG 命令レジスタにシフトする。

7. SHIFT-DR ステートに移行し、パケット書き込みコマンドを CFG_IN レジスタにシフトする。

a. デバイスにダミーワードを書き込む。

b. デバイスに同期ワードを書き込む。

c. デバイスに NOOP コマンドを少なくとも 1 つ書き込む。

d. 「CMD レジスタへの書き込み」ヘッダーを書き込む。

e. デバイスに RCFG コマンドを書き込む。

f. 「FAR レジスタへの書き込み」ヘッダーを書き込む。

g. 開始フレームアドレスを FAR レジスタに書き込む (通常は 0x0000000)。

h. デバイスにタイプ 1 の「FDRO レジスタの読み出し」パケットヘッダーを書き込む。

i. タイプ 2 のパケットヘッダーを書き込み、デバイスから読み出すワード数を宣言する。

j. デバイスにダミーワードを 2 つ書き込み、パケットバッファーをフラッシュする。

CFG_IN レジスタ経由で送信されたコンフィギュレーションパケットは、常に MSB から順に

送信する必要があります。 LSB は、 TAP コントローラーが SHIFT-DR ステートから出る間に

シフトします。

8. SHIFT-DR ステート中に、 CFG_OUT 命令を JTAG 命令レジスタにシフトする。 CFG_OUT 命令の LSB から順にシフトし、 TAP コントローラーが SHIFT-IR ステートから出る間に MSB をシフトします。

9. SHIFT-DR ステート中に、 FDRO レジスタからのフレームデータをシフトする。





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表 6-5 : SHUTDOWN 命令のリードバックコマンドシーケンス (JTAG)


(TCK)TDI TMS

1

5 クロックの間、 TMS に 1 を入力してデバ

イスを TLR ステートにするX 1 5

RTI ステートに移行する X 0 1



2


順にシフトする00101 0 5


0 1 1



3


する

a : 0xFFFFFFFF

b : 0xAA995566

c : 0x20000000

d : 0x30008001

e : 0x00000007

f : 0x20000000

g : 0x20000000

0 223

SHIFT-DR ステートから出る間に、後の

コンフィギュレーションパケットの LSBをシフトする

0 1 1



4

JSHUTDOWN 命令の初の 5 ビットを

LSB から順にシフトする01101 0 5


JSHUTDOWN 命令の MSB をシフトする0 1 1

5

RTI ステートに移行し、 TCK の 12 サイク

ル間、その状態を維持するX 0 12



6


順にシフトする00101 0 5


0 1 1






リードバックデータの検証


「コンフィギュレーションメモリの読み出し手順 (SelectMAP)」で説明したように、リードバック

データストリームは、先頭に 1 フレームのパッドデータがあり、その後にコンフィギュレーショ

ンフレームデータが続く形で構成されています。リードバックストリームには、コンフィギュレー

7


する

a : 0xFFFFFFFF

b : 0xAA995566

c : 0x20000000

d : 0x30008001

e : 0x00000004

f : 0x30002001

g : 0x00000000

h : 0x28006000

i : 0x48024090

j : 0x20000000

k : 0x20000000

0 351

SHIFT-DR ステートから出る間に、後の

コンフィギュレーションパケットの LSBをシフトする

0 1 1



8

CFG_OUT 命令の初の 5 ビットを LSBから順にシフトする

00100 (CFG_OUT)

0 5


CFG_OUT 命令の MSB をシフトする0 1 1



9

FDRO レジスタの内容を CFG_OUT デー

タレジスタからシフトする… 0

リードバッ

クのビット

数 - 1

SHIFT-DR ステートから出る間に、FDRO レジスタの後のビットを CFG_OUT データ

レジスタからシフトする

X 1 1



10 TAP コントローラーを TLR ステートにし

て完了するX 1 3

表 6-5 : SHUTDOWN 命令のリードバックコマンドシーケンス (JTAG) (続き)


(TCK)TDI TMS




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ションビットストリームにあるコマンドやパケット情報は含まれておらず、リードバック中に

CRC の計算は行われません。図 6-2 に、リードバックデータストリームを示します。

リードバックデータストリームは、デバイスにプログラムされた元のコンフィギュレーションフレームデータと比較することで検証されます。ただし、リードバックデータストリーム内のビッ

トによっては、ブロック RAM や分散 RAM、 SRL または DRP メモリなどのユーザーメモリまた

は NULL メモリ位置に対応しているため、比較できないものがあります。リードバックデータストリーム内の「Don't Care」ビットの位置は、 MSK および MSD マスクファイルに示されていま

す。これらのファイルは形式が異なりますが、基本的に同一の情報が含まれます。マスクファイル

の 1 は、Don't care ビットとなるべきビットストリームの位置を示します。デバイスからリードバッ

クデータを取得したら、次のいずれかの方法で比較を実行します。

1. リードバックデータを基準となる RBD リードバックファイルと比較し、 MSD ファイルを使

用してマスクします (図 6-3 参照)。

も簡単なリードバックデータストリームの検証方法は、 MSD ファイルをマスクに使用し、

基準となる RBD リードバックファイルと比較する方法です。この方法は、リードバックデー

タストリームの開始と RBD および MSD ファイルの開始が 1:1 で対応しており、リードバッ

ク、マスク、および予測されるデータの位置が合わせやすいため簡単です。

RBD および MSD ファイルには、リードバックデータ、マスクデータ、およびファイル名の

一覧などを含むファイルヘッダーが ASCII 形式で含まれます。このヘッダー情報は、無視ま

たは削除してください。 RBD および MSD ファイル内の ASCII の 1 および 0 は、デバイスか

ら取得したリードバックデータのバイナリ値に対応します。これらのファイルは、バイナリ

ソースとしてではなく、テキストファイルとして処理してください。スクリプトまたはテキス

トエディターを使用して RBD および MSD ファイルをバイナリ形式に変換すると、システム

によっては検証過程が簡略化され、 1/8 までファイルサイズを縮小できます。


図 6-2 : リードバックデータストリーム

Pad Frame

Frame DataTotal

Number ofDeviceFrames

1 Frame

Readback Data

UG470_c6_02_110513





この方法のデメリットは、初のコンフィギュレーションビットストリームおよび MSD ファ

イル以外に、 RBD ファイルの格納場所が必要となるため、全体的なストレージ容量が増える

点です。

2. リードバックデータをコンフィギュレーション BIT ファイルと比較し、MSK ファイルを使用

してマスクします (図 6-4 参照)。

もう 1 つの検証方法は、MSK ファイルをマスクに使用し、リードバックデータストリームと

元のコンフィギュレーションビットストリームにある FDRI 書き込み内のフレームデータを

比較するというものです。

デバイスにリードバックコマンドを送信後、リードバックフレームデータの先頭と BIT およ

び MSK ファイル内の FDRI 書き込みの先頭が位置合わせられ、比較が開始します。 FDRI 書き込みの後まで比較を行うと、処理が完了します。

この方法では、 BIT ファイルと MSK ファイル、およびリードバックコマンドのみを格納すれ

ばよいため、システムで必要なストレージ容量を抑えることができます。


図 6-3 : MSD および RBD ファイルを使用したリードバックデータの比較

Pad Frame

Frame Data

Pad Frame

File Header

Frame DataMask

TotalNumber of

DeviceFrames

1 Frame

ReadbackData Stream

UG470_c6_03_110513

MSDFile

Pad Frame

File Header

Frame Data

RBDFile




UG470 (v1.9) 2014 年 11 月 14 日


RBA および RBB ファイルには、予測されるリードバックデータと一連のリードバックコマ

ンドが含まれます。これらのファイルは、 MSK ファイルと組み合わせて使用するためのもの

です。

リードバックキャプチャ

コンフィギュレーションメモリのリードバックコマンドシーケンスは、リードバック検証とリー

ドバックキャプチャで基本的に同じです。ただし、リードバックキャプチャの場合は、内部レジ

スタ値をサンプリングする追加手順が必要です。

ブロック RAM 出力と CLB および IOB レジスタをサンプリングするには、デザインで

CAPTUREE2 プリミティブをインスタンシエートし、デザインの動作中にそのプリミティブの

CAP 入力をアサートします。 CAPTUREE2 CLK 入力の次の立ち上がりエッジで内部 GRDBK 信号がアサートされ、すべての CLB および IOB レジスタ値がコンフィギュレーションメモリセル

に格納されます。これらの値は、リードバックでコンフィギュレーションメモリを読み出すことに

より、 IOB および CLB コンフィギュレーションカラムと共にデバイスから読み出すことができま

す。レジスタ値は、レジスタの初期ステート設定をプログラムするメモリセルと同じセルに格納さ

れるため、キャプチャシーケンス後に 7 シリーズ FPGA のコンフィギュレーションロジックに

GRESTORE コマンドを送信すると、レジスタが意図しないステートに戻る可能性があります。

もう 1 つの方法として、 GCAPTURE コマンドを CMD レジスタに書き込むことにより、 GRDBK信号をアサートすることもできます。このコマンドを使用すると、 GRDBK 信号は CCLK または

TCK (スタートアップクロック設定による) の 2 サイクル間アサートされます。


図 6-4 : MSK および BIT ファイルを使用したリードバックデータの比較

Pad Frame

Frame Data

File Header

Frame DataMask

TotalNumber of

DeviceFrames

1 Frame

ReadbackData Stream

UG470_c6_04_110513

MSKFile

Commands Commands

Commands Commands

Pad Frame Pad Frame

File Header

Frame Data

BITFile




第 7 章

リコンフィギュレーションおよびマルチブート

この章では、 7 シリーズでのビットストリーム全体のリコンフィギュレーション方法について説明

します。

フォールバックマルチブート

概要

7 シリーズ FPGA のマルチブートおよびフォールバックは、フィールドでのシステムアップグレー

ドをサポートする機能です。ビットストリームイメージは、フィールドで動的に更新できます。

FPGA マルチブートは、デバイスの実行中にイメージを切り替える機能です。マルチブートコン

フィギュレーションの実行時にエラーが検出されると FPGA はフォールバック機能を開始し、正常

動作が確認済みのデザイン (ゴールデンイメージ) をデバイスに読み込むことができます。

フォールバックが実行されると、内部生成されたパルスによって、専用のマルチブートロジック、

ウォームブート開始アドレスレジスタ (WBSTAR)、ブートステータス (BOOTSTS) レジスタを除

く、コンフィギュレーションロジック全体がリセットされます。このリセットで INIT_B および

DONE が Low になり、コンフィギュレーションメモリがクリアされ、 00 に駆動されるリビジョ

ンセレクト (RS) ピンでアドレス 0 からコンフィギュレーションプロセスが再開します。リセット

後、ビットストリームは WBSTAR 開始アドレスを上書きします。

コンフィギュレーション中、次のエラーによってフォールバックがトリガーされることがあります。

• IDCODE エラー

• CRC エラー

• ウォッチドッグタイマーのタイムアウトエラー

• BPI アドレスラップアラウンドエラー

フォールバックは、ビットストリームオプションの ConfigFallback でも有効にできます。

フォールバックリコンフィギュレーション中は、エンベデッド IPROG を無視します。フォール

バックリコンフィギュレーション中は、ウォッチドッグタイマーは無効です。フォールバックリコンフィギュレーションでエラーが発生すると、コンフィギュレーションが停止し、 INIT_B およ

び DONE の両方が Low に維持されます。

信頼性の高いインシステムアップデートソリューションをインプリメントするには、いくつかの

点を事前に考えておく必要があります。まず、システムセットアップの方法を決定します。次に、

使用するコンフィギュレーションモードに応じた設計上の注意点を考慮しておく必要があります。

後に、HDL デザインに関する注意点も考慮して、ファイルを正しく生成する必要があります。こ

の章では、これらの各手順について説明します。




UG470 (v1.9) 2014 年 11 月 14 日

第 7 章 : リコンフィギュレーションおよびマルチブート

マルチブートおよびフォールバック機能はすべてのマスターコンフィギュレーションモードで使

用できます。 Virtex-7 HT FPGA の GTZ トランシーバーでは、フォールバックマルチブートはサ

ポートされていません。GTZ トランシーバーは、DRP を使用してマルチブート後にリコンフィギュ

レーション可能です。

ゴールデンイメージを初に読み込むシステムのセットアップ

電源投入時にアドレス 0 からゴールデンイメージを読み込みます。次に、このデザインがマルチ

ブートイメージの読み込みを開始します。このような方式は、システムチェックを実行してから

ランタイムイメージを読み込む場合に適しています。つまり、システムのチェック /診断機能をゴー

ルデンイメージに含めておき、実際のシステムとしての動作はマルチブートイメージに含めてお

きます。電源投入時は、常にゴールデンイメージが読み込まれます。このデザインが、上位アドレ

ス空間からのブートをトリガーします。マルチブートイメージは複数用意しておくことが可能で、

任意のデザインからほかのイメージの読み込みを開始できます。上位アドレス空間のマルチブート

イメージを読み込み中にエラーが発生した場合は、フォールバック回路がアドレス 0 からゴールデ

ンイメージの読み込みを開始します。

図 7-1 に、初にゴールデンイメージを使用するシステムのセットアップフローを示します。

ゴールデンイメージとマルチブートイメージの設計要件

ゴールデンイメージおよびマルチブートイメージには、次のような設計要件があります。

• BPI モードでアドレス制御に RS[1:0] ピンを使用する場合を除いて、ハードウェアに関する特

別な要件はなし (詳細は、「BPI - ハードウェア RS ピンの設計上の注意点」セクション参照)

• IPROG コマンドは、次のコンフィギュレーションアドレス用にゴールデンイメージに埋め込

まれるか、または ICAPE2 を介してゴールデンイメージデザイン内にコードで発行される

• ビットストリームまたは ICAPE2 で、 WBSTAR レジスタにジャンプ先アドレスを指定する

• マルチブートイメージは、フラッシュ内の WBSTAR レジスタで指定したアドレスに格納する

• プログラムが完了していないビットストリームから受信するため、ウォッチドッグタイマーを

有効にする


図 7-1 : 初にゴールデンイメージを使用するシステムのフロー図

Memory Map of Flash

Upper Address

Base Address

UG470_c8_01_110110

MultiBoot Image

BIT File Stored inUpper Address

Golden Image

BIT File Stored atAddress 0

Boot Golden Image

Power Up

Trigger MultiBoot

ConfigurationPasses?

No

Yes

Run MultiBoot Image




フォールバックマルチブート

マルチブートイメージを初に読み込むシステムのセットアップ

電源投入時に上位アドレス空間からマルチブートイメージを読み込みます。このイメージのコン

フィギュレーションが正常終了しなかった場合、デバイスは自動的にフォールバックを開始し、ア

ドレス 0 に格納されているゴールデンイメージを読み込みます。これにより、システムは問題の

あった BIT ファイルをアップグレードして、次回の電源投入時には新のイメージからブートでき

ます。アップグレードプロセスを実行したら、デザインは新バージョンのイメージの再読み込み

を開始できます。マルチブートイメージの読み込みが正常終了しなかった場合は、フォールバック

ロジックがシステムを完全にリカバリし、ゴールデンイメージを読み込むようにします。そして、

ゴールデンイメージがフラッシュ内のエラーを修正し、マルチブートイメージからのコンフィギュ

レーションが再開できるようになります。

図 7-2 に、初にマルチブートイメージを使用するシステムのセットアップフローを示します。

初にマルチブートイメージを使用する場合の設計上の注意点

ゴールデンイメージには、次のような設計上の注意点があります。

• ビットストリームで WBSTAR にマルチブートイメージの位置を指定する

• IPROG コマンドを挿入し、電源投入時にマルチブートイメージの読み込みを開始するように

する

• コンフィギュレーションタイマーを有効にする

• ゴールデンイメージがフラッシュを修復してマルチブートイメージの読み込みを再開できる

場合は、 IPROG コマンドを発行するコードでインスタンシエートした ICAPE2 も含めること

ができる

• BPI コンフィギュレーションモードの場合、ゴールデンイメージのフォールバックの読み込

みには常に非同期読み出しモードを使用する。このため、同期読み出しモードのビットストリー

ム設定 (BPI_sync_mode) は、ゴールデンイメージのフォールバック読み込み中は無視される。

したがって、CCLK 周波数のゴールデンイメージ設定 (ConfigRate または ExtMasterCclk_en)は、非同期読み出しのシステム機能で設定する必要がある

マルチブートイメージには、次のような設計上の注意点があります。


図 7-2 : 初にマルチブートイメージを使用するシステムのフロー図

Memory Map of Flash

Upper Address

Base AddressUG470_c8_02_110110

MultiBoot Image

BIT File Stored inUpper Address

Golden Image

BIT File Stored atAddress 0

Load MultiBoot

Power Up

Load Golden Image

ConfigurationPasses?

No

Yes

Run MultiBoot Image




UG470 (v1.9) 2014 年 11 月 14 日


• ビットストリームで WBSTAR にマルチブートイメージの位置を指定する

• コンフィギュレーションタイマーを有効にする

• マルチブートイメージがフラッシュをアップグレードして、アップグレード済みマルチブート

イメージの読み込みを再開できる場合は、 IPROG コマンドを発行するコードでインスタンシ

エートした ICAPE2 も含めることができる

BPI - ハードウェア RS ピンの設計上の注意点

BPI モードの RS ピンは、上位アドレスラインに接続された RS ピンのいずれか 1 つのプルアップ

抵抗で上位アドレスビットに接続する必要があります。このようなハードウェアインプリメンテー

ションとした場合、システムは WBSTAR のアドレスを使用せず、ビットストリームオプションは

どのイメージでも同一となります。詳細は、 149 ページの「RS ピン」を参照してください。

マルチブートおよびフォールバックの手順の詳細

FPGA マルチブートおよびフォールバックイベントでは、 FPGA のいくつかのコンフィギュレー

ションコンポーネントを使用します。ここでは、 FPGA のマルチブートまたはフォールバックイベントで使用するコンフィギュレーションコマンド、レジスタ、ビットストリーム設定、およびピ

ンについて説明します。

IPROG

IPROG (内部 PROGRAM) コマンドの機能は、PROGRAM_B ピンをパルスした場合とほぼ同じで

す。基本的な違いは、 IPROG コマンドではマルチブートとフォールバックを開始するために使用

する WBSTAR、 TIMER、およびその他の内部レジスタが消去されないという点です。 IPROG コマンドを実行すると初期化が開始し、このコマンドの後にコンフィギュレーションを開始すると

INIT と DONE の両方が Low になります。

IPROG コマンドの実行方法は 2 通りあります。 1 つは、ユーザーロジックで ICAPE2 を制御して

実行する方法です。これにより、ユーザーロジックはデバイスリコンフィギュレーションを開始

できます。もう 1 つは、 IPROG コマンドをビットストリーム生成でビットストリームに埋め込む

という方法です。この場合、 WBSTAR と IPROG コマンドはゴールデンイメージの BIT ファイル

の先頭で設定します。電源投入時、デバイスはフラッシュから BIT ファイルの読み出しを開始し、

WBSTAR レジスタと IPROG コマンドを読み込みます。 IPROG コマンドにより、デバイスは指定

されたアドレスから新しいイメージの読み込みを開始します。上位アドレス空間のイメージに問題

がある場合は、ベースアドレスのイメージが再び読み込まれます。このように、デバイスでエラー

が検出されるとコンフィギュレーションコントローラーは IPROG コマンドをスキップします。

フォールバック時には IPROG コマンドは処理されず、デバイスはゴールデンイメージの読み込み

を継続します。コンフィギュレーションに成功すると、 IPROG コマンドをデバイスに送信でき、こ

れによってゴールデンイメージがマルチブートイメージからのコンフィギュレーションを開始し

ます。

WBSTAR レジスタ

WBSTAR (ウォームブート開始アドレス) レジスタには、 IPROG コマンドが送信された後にコン

フィギュレーションコントローラーが使用するアドレスが格納されます。これは、アドレスまたは

RS ピンの値のいずれかの形で指定できます。このレジスタは、ビットストリームまたは ICAPE2から値を格納できます。ビットストリームでレジスタに値を設定しない場合、デフォルト値の 0 が入ります。したがって、ゴールデンイメージによって WBSTAR の値が設定され、マルチブートコンフィギュレーションが開始された後、マルチブートパターンによって WBSTAR がデフォルトで

0 にリセットされます。




IPROG リコンフィギュレーション

電源投入時、デバイスはフラッシュに読み出しコマンドを送信し、その直後に開始アドレス 0 を送

ります。 WBSTAR コマンドが読み込まれ、 IPROG コマンドが送信されると、コンフィギュレー

ションコントローラーは WBSTAR レジスタで指定されたアドレスからの読み出しコマンドを送

信します。

ウォッチドッグタイマー

ウォッチドッグタイマーには 2 つのモード (コンフィギュレーションモニターとユーザーロジッ

クモニター ) があり、どちらか一方を排他的にしか使用できません。

コンフィギュレーションモニターモードでは、タイマーレジスタは BIT ファイルで設定します。

このタイマーの値は、ビットストリーム (ここでタイマーの値を設定) のコンフィギュレーション、

および IPROG コマンドで開始されるその後のすべての読み込みで使用されます。タイマーレジス

タはすべての BIT ファイルで設定する必要があります。

タイマーレジスタはビットストリームの先頭からカウントダウンを開始し、スタートアップシー

ケンスが完了すると無効になります。カウント値が 0 になると、フォールバックが開始します。ス

タートアップシーケンスは PLL Wait や DCI Match の設定によって開始を遅らせることができる

ため、これらの遅延を想定する必要があります。タイマーレジスタの動作周波数は約 65MHz です。

コンフィギュレーションソースが無効、または一部破損しているなどの理由でコンフィギュレー

ションが開始されない、または正しく開始されても完了しない場合、十分な遅延を経た後デバイス

はウォッチドッグタイマーによってコンフィギュレーションが自動的に再試行されます。

RS ピン

多目的 RS ピンはデフォルトで無効になっています。 RS ピンは、 BPI またはマスター SelectMAPモードではフォールバック中に Low 駆動しますが、SPI モードでは Low 駆動しません。マルチブー

トイメージを初に読み込むシステムでは、 RS ピンをフラッシュの上位アドレスビットに接続

し、プルアップ抵抗またはプルダウン抵抗で High または Low に固定します。電源投入時、システ

ムは RS のプルアップ抵抗およびアドレスラインの接続によって定義された上位アドレス空間か

らブートします。フォールバック時には、 RS ピンが Low 駆動してアドレス 0 からブートします。

RS ピンはシステムで定義した上位アドレスに接続し、完全な BIT ファイルを各メモリセグメント

に格納できるようにしてください。


内部 PROGRAM_B (IPROG) コマンドは、専用リコンフィギュレーションロジックをリセットし

ない点を除き、 PROGRAM_B ピンのパルスと同様の機能があります。リコンフィギュレーション

中は、デフォルトのアドレスではなく、WBSTAR (124 ページの「ウォームブート開始アドレスレジスタ (10000)」参照) で設定した開始アドレスが使用されます。 BPI および SPI モードでは、デ

フォルト値は 0 です。 IPROG コマンドは、 ICAPE2 またはビットストリームを使用して送信でき

ます。これらの使用方法については、「ICAPE2 を使用した IPROG」と「ビットストリームへの

IPROG の埋め込み」でそれぞれ説明します。 ICAPE2 インターフェイスは SelectMAP インター

フェイスと類似しているため、入力コンフィギュレーションバスにビットスワップが必要です。詳

細は、 85 ページの「パラレルバスのビット順」を参照してください。 ICAPE2 の詳細は、『VivadoDesign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』

(UG953) を参照してください。





UG470 (v1.9) 2014 年 11 月 14 日


ICAPE2 を使用した IPROGIPROG コマンドは、 ICAPE2 プリミティブを使用して送信できます。コンフィギュレーションが

正しく完了したら、ユーザーデザインで次のビットストリームの開始アドレスが判断され、

WBSTAR レジスタの設定後に ICAPE2 を使用して IPROG コマンドを送信します。

コマンドのシーケンスは次のとおりです。

1. 同期ワードを送信する

2. WBSTAR レジスタに、次のビットストリーム開始アドレスをプログラムする (124 ページの

「ウォームブート開始アドレスレジスタ (10000)」参照)

3. IPROG コマンドを送信する

表 7-1 に、 ICAPE2 を使用した IPROG コマンドのビットストリーム例を示します。

コンフィギュレーションロジックが IPROG コマンドを受信すると、FPGA で専用リコンフィギュ

レーションロジックを除くすべてがリセットされ、INIT_B および DONE ピンが Low になります。

FPGA ですべてのコンフィギュレーションメモリがクリアされると、 INIT_B は再び High になり

ます。次に、WBSTAR の値がビットストリームの開始アドレスとして使用されます。WBSTAR で制御されるピンは、コンフィギュレーションモードによって決定します。

表 7-1 : ICAPE2 を使用した IPROG のビットストリーム例

コンフィギュレーションデータ (16 進数)(1) 説明



20000000 タイプ 1、 NOOP

30020001 タイプ 1、 WBSTAR に 1 ワード書き込み

00000000 ウォームブート開始アドレス (目的のアドレスを読み込む)


0000000F IPROG コマンド

20000000 タイプ 1、 NOOP

注記 :

1. 85 ページの「パラレルバスのビット順」を参照してください。

表 7-2 : 各コンフィギュレーションモードで WBSTAR によって制御されるピン

コンフィギュレーションモード WBSTAR で制御されるピン

マスターシリアル RS[1:0]

マスター SPI RS[1:0]、START_ADDR が SPI デバイスにシリアルに送信

される (1)

マスター BPI RS[1:0]、 A[28:00]

マスター SelectMAP RS[1:0]

JTAG RS[1:0]

スレーブ SelectMAP RS[1:0]

スレーブシリアル RS[1:0]

注記 :

1. SPI 32 ビットのアドレスモードを使用し、 ICAPE2 で WBSTAR アドレスを設定している場合、 FPGA はSTART_ADDR[23:0] のように 32 ビットアドレスの上位 24 ビットしか出力しません。アドレスの下位 8ビットは常に FF として読み出されます。





SPI モード以外のコンフィギュレーションモードでは、 RS[1:0] は WBSTAR で制御されます。

START_ADDR フィールドは、BPI および SPI モードでのみコンフィギュレーションに影響を与え

ます。


1. CCLK 以外の BPI ピンはすべて多目的 I/O です。コンフィギュレーションが完了すると

(DONE ピンが High になる)、これらのピンはユーザー I/O となり、ユーザーロジックで制御

することで BPI フラッシュにアクセスし、ユーザーデータの格納やプログラムが可能になり

ます。

2. この例では、 RS[1:0] は 2'b11 に設定されています。 IPROG リコンフィギュレーション中、

RS[1:0] ピンは外部プルアップおよびプルダウン抵抗よりも優先されます。 RS[1:0] の値は、

WBSTAR レジスタで任意の値を指定できます。

ビットストリームへの IPROG の埋め込み

WBSTAR および IPROG コマンドは、ビットストリーム内に埋め込むことができます。ゴールデ

ンビットストリームはアドレス 0 に格納されます (BPI または SPI モードの場合)。その後、この

初のビットストリーム内の WBSTAR および IPROG コマンドを修正することにより、新しいア

プリケーションのビットストリームをフラッシュに追加できます。 FPGA は、この新しいビットス

トリームを直接読み込みます。新しいビットストリームでのコンフィギュレーションが正常終了し

なかった場合は、フォールバック機能により初のビットストリームでコンフィギュレーションが

行われます ( 「フォールバックマルチブート」参照)。 7 シリーズ FPGA のすべてのビットストリー

ムにおいて、ザイリンクスツールは WBSTAR に対した空の書き込みおよび IPROG コマンド用の

プレースホルダーを挿入します。たとえば、 WBSTAR をユーザー定義の開始アドレスに変更する

こともできます (124 ページの「ウォームブート開始アドレスレジスタ (10000)」参照)。WBSTAR後の NULL コマンドは、下位 4 ビットを 1111 とすることにより、IPROG に変更できます (113 ペー

ジの「コマンドレジスタ (00100)」参照)。

図 7-4 に、このような使用モデルを示します。


図 7-3 : BPI モードでの IPROG

7 SeriesFPGA

D[15:00]

A[26:00]

FCS_B

BPI Flash

CS_B

ADDR[26:0]

DATA[15:0]

ADDR[28:27]

FPGA ActivelyDrives 2’b11

1’ b1

1’ b1

VCCO

WE_B

OE_BFOE_BFWE_BRS[1:0]

RS[1:0] RS[1:0]RS[1]

RS[0]

UG470_c7_01_062812




UG470 (v1.9) 2014 年 11 月 14 日


フォールバックおよび IPROG リコンフィギュレーションに関連するステータスレジスタ

7 シリーズデバイスには、コンフィギュレーション履歴を保存する BOOTSTS レジスタがありま

す。このレジスタは、 2 段 FIFO のように動作します。新のコンフィギュレーションステータス

を Status_0 に格納すると、 Status_0 の現在の値が Status_1 にシフトします。 Valid_0 ビットは、

Status_0 のほかのビットが有効であるかどうかを示します。詳細は、 125 ページの「ブート履歴ス

テータスレジスタ (10110)」を参照してください。

表 7-3 ～表 7-5 に、一般的な状況での BOOTSTS レジスタの値を示します。


図 7-4 : ビットストリームへの IPROG の埋め込み

Dummy

First Bitstream

Final Bitstream

Address = A1

Sync Word

WBSTAR = A1

IPROG Command

...

...

UG470_c7_02_101510

Dummy

Sync Word

WBSTAR = 0

NULL Command

...

...

7 SeriesFPGA

表 7-3 : 初のビットストリームのコンフィギュレーション後のステータス (エラーなし )

予約 WRAP_ERROR CRC_ERROR ID_ERROR WTO_ERROR IPROG FALLBACK VALID

Status_1 0 0 0 0 0 0 0 0

Status_0 0 0 0 0 0 0 0 1

表 7-4 : 初のコンフィギュレーションの後に IPROG が発生


Status_1 0 0 0 0 0 0 0 1

Status_0 0 0 0 0 0 1 0 1




ウォッチドッグ

ウォッチドッグ

7 シリーズ FPGA のウォッチドッグは、コンフィギュレーションの進行、あるいは FPGA ロジッ

クにおけるユーザーロジックの動作を監視する目的で使用できます。ウォッチドッグがタイムアウトになると、コンフィギュレーションロジックはフォールバックビットストリームを読み込み

ます。詳細は、「フォールバックマルチブート」を参照してください。

ウォッチドッグは専用の内部クロック CFG_MCLK を分周したものを使用します。このクロックの

公称周波数は 65MHz です。クロックは、 256 分周して供給されるため、ウォッチドッグのクロッ

ク周期は約 4,000ns となります。ウォッチドッグカウンターは 30 ビット幅のため、タイマーを

大で約 4,230 秒までカウントできます。この時間値はビットストリームオプションで設定できま

す。

ウォッチドッグは、ビットストリームで有効にする方法と、任意のコンフィギュレーションポート

から TIMER レジスタに書き込みを実行して有効にする方法があります。フォールバックリコン

フィギュレーション中とその完了後は、ウォッチドッグは無効です。フォールバックリコンフィ

ギュレーションが成功した後に開始される IPROG リコンフィギュレーションが正しく完了する

と、ウォッチドッグは再び有効になります。

コンフィギュレーションモニターモード

ウォッチドッグを使用してビットストリームコンフィギュレーションを監視するには、ビットスト

リームで TIMER レジスタに書き込みを行う際に、 TIMER_CFG_MON を 1 に設定し、

TIMER_VALUE に目的の値を設定してください。 TIMER_VALUE には、スタートアップが完了

するまでの FPGA コンフィギュレーション全体の時間を十分にカバーできる値を指定する必要が

あります。スタートアップでの待機時間 (DCI の一致、 MMCM のロック、DONE) も含めるよう注

意してください。

ウォッチドッグタイマーが有効になると、カウントダウンが開始します。タイマーが 0 になっても

FPGA がスタートアップの終状態に達していない場合、ウォッチドッグタイムアウトエラーが

発生してフォールバックコンフィギュレーションが開始します。

ウォッチドッグは次のような誤ったコンフィギュレーション動作を回避します。

• 無効な開始位置に対するコンフィギュレーション動作またはマルチブート動作

• 有効な開始位置に対するコンフィギュレーション動作またはマルチブート動作、ただし不完全

または部分的に有効なコンフィギュレーションビットストリームが読み込まれる

表 7-5 : 初のビットストリームに IPROG を埋め込み、 2 番目のビットストリームで CRC エラーが発生、フォールバック

に成功した場合


Status_1 0 0 1 0 0 1 0 1

Status_0 0 0 0 0 0 1 1 1

注記 :

1. Status_1 は、 IPROG が実行され、そのビットストリームで CRC_ERROR が検出されたことを示しています。

2. Status_0 は、フォールバックビットストリームが問題なく読み込まれたことを示しています。この場合、フォールバックビットストリー

ムに IPROG コマンドが含まれているため、 IPROG ビットもセットされています。フォールバック実行時は IPROG コマンドは無視され

ますが、ビットストリームにコマンドが含まれていたことが履歴に記録されます。




UG470 (v1.9) 2014 年 11 月 14 日


ユーザーモニターモード

ウォッチドッグを使用してユーザーロジックを監視するには、ビットストリームで TIMER レジス

タに書き込みを行う際に、TIMER_USR_MON を 1 に設定し、TIMER_VALUE に目的の値を設定

してください。タイムアウトが発生しないようにするため、 LTIMER コマンドを実行するか、また

は TIMER レジスタに直接アクセスして定期的にカウンターをリセットする必要があります。

ウォッチドッグは、デバイスのシャットダウン、または電源の切断 (シャットダウンを含む) 時に自

動的に無効となります。

表 7-6 に、LTIMER コマンドを使用してウォッチドッグのカウンターをリセットする場合のビット

ストリーム例を示します。

表 7-7 に、 TIMER レジスタに直接アクセスする場合のビットストリーム例を示します。

表 7-6 : LTIMER を使用してウォッチドッグのカウンターをリセットする場合のビットストリーム例

コンフィギュレーションデータ

(16 進数)(1)説明



20000000 タイプ 1、 NOOP


00000000 NULL

20000000 タイプ 1、 NOOP


00000011 LTIMER コマンド

20000000 タイプ 1、 NOOP


0000000D DESYNC

20000000 タイプ 1、 NOOP

注記 :


表 7-7 : TIMER レジスタに直接アクセスする場合のビットストリーム例


(16 進数)(1) 説明



20000000 タイプ 1、 NOOP

30022001 タイプ 1、 TIMER に 1 ワード書き込み

00000000 TIMER 値

20000000 タイプ 1、 NOOP





サンプルデザイン

サンプルデザイン

マルチブートおよびリコンフィギュレーションを使用するその他の例が次の資料に記載されてい

ます。

1. 『クイックブート方式による FPGA デザインのリモートアップデート』 (XAPP1081)

2. 『マルチブートおよび LogiCORE IP Soft Error Mitigation Controller の活用』 (XAPP733)

0000000D DESYNC

20000000 タイプ 1、 NOOP

注記 :


表 7-7 : TIMER レジスタに直接アクセスする場合のビットストリーム例 (続き)


(16 進数)(1) 説明


http://japan.xilinx.com/support/documentation/application_notes/j_xapp1081-quickboot-remote-update.pdf

http://japan.xilinx.com/support/documentation/application_notes/j_xapp733-multiboot-sem-controller.pdf



UG470 (v1.9) 2014 年 11 月 14 日





第 8 章

リードバック CRC

ザイリンクス 7 シリーズデバイスには、ユーザーデザインのバックグランドで継続的にコンフィ

ギュレーションデータのリードバックを実行する機能があります。この機能は、コンフィギュレー

ションメモリのビットをフリップさせる SEU (Single Event Upset) を簡単に検出できるようにす

るもので、 SEU の修正など高度な処理を実行するための FRAME ECC 機能と組み合わせて使用で

きます。 SEU 軽減機能はザイリンクスの Soft Error Mitigation IP (SEM IP) コアを使用してインプ

リメントするのが適です。この IP コアはjapan.xilinx.com/products/intellectual-property/SEM.htmから入手可能です。

リードバック CRC を有効にするには、 CONFIG ユーザー制約の POST_CRC 属性を Enable に設

定します。これを有効にすると、コンフィギュレーション専用ロジックはバックグランドで継続的

にリードバックを実行し、コンフィギュレーションメモリの内容の CRC チェックが実行されます。

周波数は CONFIG 制約の POST_CRC_FREQ で設定されます。

1 巡目のリードバックでは、 ECC SYNDROME ビットを調整します。 2 巡目のリードバックでは、

CRC 値が後の比較に使用される基準値としてラッチされるか、 CONFIG 制約の

POST_CRC_SOURCE を PRE_COMPUTED に設定する値が供給されます。3 巡目以降の CRC はこの基準値と比較されます。シングルビットまたはダブルビットのエラーが検出されると、

ECCERROR がパルスされ、 SYNDROME、 SYNWORD、 SYNBIT、 ECCERRORSINGLE、およ

び FAR の情報が出力されます。 CRC の不一致が検出された場合は、 FRAME_ECCE2 プリミティ

ブの CRCERROR ピンが High 駆動されます (FRAME_ECCE2 プリミティブの詳細は、『VivadoDesign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』

(UG953) 参照)。その後、 INIT_B ピンは Low 駆動され、 DONE ピンは High を保持します。オプ

ションとして、 CONFIG ユーザー制約の POST_CRC_INIT_FLAG 属性を DISABLE に指定し、

INIT_B をリードバック CRC のフラグとして使用しないよう設定できます。エラーが訂正されて

いない場合は、次の比較までエラーフラグがアサートされたままになります。

ICAPE2 コマンド、 JTAG、または SelectMAP を介してユーザーロジックからコンフィギュレー

ションロジックへアクセスすると、リードバック CRC が停止してエラーフラグがクリアされま

す。ユーザーによるコンフィギュレーションロジックへのアクセスが完了すると、リードバック

CRC は自動的に再開します。

CONFIG ユーザー制約の POST_CRC_ACTION を使用し、エラーが検出された場合の対応を指定

できます。オプションは、 Halt、 Continue、 Correct_And_Halt、 Correct_And_Continue です。

POST_CRC 制約の詳細は、 ISE ツールの場合は『制約ガイド』 (UG625) を、 Vivado ツールの場合

は『Vivado Design Suite プロパティリファレンスガイド』 (UG912) を参照してください。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+ise;d=cgd.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug912-vivado-properties.pdf



UG470 (v1.9) 2014 年 11 月 14 日

第 8 章 : リードバック CRC

SEU の検出

リードバック CRC ロジックは、次のような条件で実行されます。

• DESYNC コマンドを使用してコンフィギュレーション処理を終了し、コンフィギュレーショ

ンロジックをアクセス可能な状態にしておくこと。 DESYNC コマンドが発行されない場合、

リードバック CRC ロジックはコンフィギュレーションロジックにアクセスできず、実行され

ません。 DESYNC コマンドは CRC_ERROR フラグをクリアします。

• JTAG 命令レジスタ (IR) にコンフィギュレーション命令 (CFG_IN、 CFG_OUT、または

ISC_ENABLE) が含まれないこと。これらの命令が格納されていると、リードバック CRC ロジックはコンフィギュレーションロジックにアクセスできず、実行されません。 JTAG イン

ターフェイスを使用してコンフィギュレーションを実行する場合は、コンフィギュレーション

の後にこれら 3 つのコンフィギュレーション命令以外の値を IR に読み込む必要がありま

す。

バックグランドで実行されるリードバックでは、動作中に変更される次のメモリ位置はマスクされ

ます。

• SLICEM LUT (RAM または SRL)

• ブロック RAM の内容は、ユーザーファンクションとの競合を回避するため、リードバック中

はスキップされます。ブロック RAM は、その動作中に自身の ECC 回路でチェックがオプショ

ンで行われます。

• DRP (ダイナミックリコンフィギュレーションポート ) メモリはマスクされます。

リードバック CRC ロジックを有効にした場合、コンフィギュレーションの完了後に次の条件が

揃っているとバックグランドで自動的にリードバック CRC が実行されます。

• FPGA のスタートアップが正しく完了し、 DONE ピンが High になっている

• コンフィギュレーションインターフェイスの動作が適切な状態で停止している。通常のビット

ストリームは後に DESYNC コマンドがあり、コンフィギュレーションインターフェイスに

対してインターフェイスがそれ以上使用されないことを通知する。

• JTAG インターフェイスを使用している場合、 JTAG 命令レジスタに CFG_IN、 CFG_OUT、または ISC_ENABLE が格納されていない。

表 8-1 に示すように、リードバック CRC のクロックソースはモードによって異なります。

表 8-1 : リードバック CRC のクロックソース

ICAPE2

プリミティブ

STARTUPE2

プリミティブ

POST_CRC_FREQ

コンフィギュ


CCLK POST_CRC クロックソース

インスタンシエート

しているDon't Care Don't Care Don't Care Don't Care ICAPE2 の CLK 入力


していない

インスタンシエートし

ている、 USRCCLKO が接続されている

Don't Care Don't Care Don't CareSTARTUPE2

プリミティブの USRCCLKO 入力


していない


ていない、またはイン

スタンシエートしてい

るが USRCCLKO を使

用していない

有効 Don't Care Don't Care内部オシレーター

POST_CRC_FREQ

で定義




SEU の訂正

JTAG は、も優先度の高いコンフィギュレーションモードであるため、必要な場合はコンフィ

ギュレーションバスを優先的に使用します。 JTAG コンフィギュレーションのみを実行する場合

は、 M[2:0] をマスターシリアルモードに設定することを推奨します。これにより、内部オシレー

ターから連続したクロックが供給されます。 JTAG 命令レジスタが、 CFG_IN、 CFG_OUT、また

は ISC_ENABLE 命令で停止しないようにしてください。

パーシャルリコンフィギュレーションアプリケーションでは、コンフィギュレーションメモリの

内容が変更するため、基準となる CRC を再計算する必要があります。 FDRI へ書き込みを実行す

ると、ハードウェアの基準 CRC が自動的に再生成されます。

SEU の訂正

ユーザー制約の POST_CRC_ACTION で訂正を有効にしている場合、リードバック CRC ロジック

はシングルビットエラーを訂正します。リードバック中、各フレームに対して SYNDROME ビッ

トが計算されます。シングルビットエラーが検出された場合は、ただちにリードバックが停止し

ます。エラーのあるフレームは再びリードバックされ、 SYNDROME 情報に基づいてエラービッ

トを訂正した後でフレームに書き戻されます。POST_CRC_ACTION が Correct_And_Continue に設定されている場合は、リードバックロジックが初のアドレスから開始します。

Correct_And_Halt オプションが設定されている場合は、訂正後にリードバックロジックが停止し

ます。


していない





用していない

使用されないマスターEMCCLK が有効

(ExtMasterCclk_en)EMCCLK ピンの

入力


していない





用していない

使用されないマスターデフォルト (内部

オシレーター )

内部オシレーター

ConfigRate オプション

で定義される

マスター CCLK


していない





用していない

使用されないスレーブ外部入力 CCLK ピン入力


していない





用していない

使用されない JTAG 使用されないクロックなし

(表下の説明参照)

表 8-1 : リードバック CRC のクロックソース (続き)

ICAPE2

プリミティブ

STARTUPE2

プリミティブ

POST_CRC_FREQ

コンフィギュ


CCLK POST_CRC クロックソース




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第 8 章 : リードバック CRC

次に、POST_CRC_ACTION が Correct_And_Continue に設定されている場合のハードウェア訂正

ロジックの動作をいくつかのシナリオ別に説明します。まず、リードバック CRC が開始アドレス

からスキャンを開始します。

1. シングルビットエラーの場合

a. シングルビットエラーのあるフレームが読み出されると ECCERROR がアサートされて

訂正が開始します。エラービットが訂正されると、ECCERROR がディアサートされます。

b. CRCERROR をアサートせずに開始アドレスから RBCRC サイクルを再開します。

2. シングルビットエラーのフレームが複数ある場合

a. シングルビットエラーのあるフレームが読み出されると ECCERROR がアサートされて

訂正が開始します。エラービットが訂正されると、ECCERROR がディアサートされます。

b. 開始アドレスから RBCRC サイクルが再開し、別のシングルビットエラーがあるフレー

ムを読み出すまで継続します。

c. ECCERROR がアサートされて訂正が開始します。エラービットが訂正された後に

ECCERROR がディアサートされます。

d. これ以上エラーがない場合は、 CRCERROR をアサートせずに開始アドレスから RBCRCサイクルを再開し、通常どおりに継続します。

e. シングルビットエラーのあるフレームがさらに存在する場合は、手順 b および手順 c を繰り返します。

3. 同じフレームに 2 つ以上のエラーがある場合

a. エラービットのあるフレームが読み出されると、 ECCERROR がアサートされます。

b. 内蔵のロジックは 1 フレーム内に 1 ビットまでのエラーしか訂正できないため、 RBCRCは引き続き次のフレームのリードバックを実行し、その時点のフレームに基づいて

ECCERROR の論理値を更新します。

c. RBCRC が終アドレスに到達すると、 CRCERROR がセットされます。

d. RBCRC サイクルは開始アドレスから再開し、 CRCERROR フラグはアサートされたまま

となります。

e. この時点での RBCRC の動作は、 POST_CRC_ACTION 属性によって決まります。

POST_CRC_ACTION についての注意事項

• Halt に設定した場合は、初のエラーで RBCRC が停止して CRCERROR フラグをアサート

します。

• Continue に設定した場合は、エラーが検出されると RBCRC が CRCERROR をアサートし、

個の状態を保持したまま開始アドレスから RBCRC を再開します。

• Correct_And_Halt に設定した場合は、 RBCRC がシングルエラービットを訂正して RBCRCを停止し、 CRCERROR をアサートします。

• Correct_And_Continue に設定した場合は、 RBCRC がシングルエラービットを訂正し、

CRCERROR をアサートせずに開始アドレスから RBCRC を再開します。




第 9 章

複数 FPGA のコンフィギュレーション

複数の FPGA が必要なアプリケーションでは、1 つのコンフィギュレーションソースからすべての

デバイスをコンフィギュレーションできます。同じコンフィギュレーションファイルを使用する

FPGA は、まとめて同時に読み込むことができます。個別のコンフィギュレーションファイルを使

用する FPGA は、デイジーチェーンの FPGA 内蔵ロジックまたは外部ロジックを使用して順次読

み込むことができます。この章では、次について説明します。

• シリアルコンフィギュレーションモード

• 「シリアルデイジーチェーンコンフィギュレーション」

• 「ギャングシリアルコンフィギュレーション」

• パラレルコンフィギュレーションモード

• 「複数デバイスの SelectMAP コンフィギュレーション」

• 「パラレルデイジーチェーンコンフィギュレーション」

• 「ギャング SelectMAP コンフィギュレーション」

シリアルデイジーチェーンコンフィギュレーション

複数の 7 シリーズデバイスをシリアルデイジーチェーン接続すると、1 つのコンフィギュレーショ

ンソースからコンフィギュレーションすることが可能になります。シリアルデイジーチェーンで

は、デバイスは DIN ピンでコンフィギュレーションデータを取得し、 DOUT ピンから取得したコ

ンフィギュレーションデータを下位デバイスへ伝搬します。コンフィギュレーションデータソー

スにも近いデバイスを上位デバイス、ソースからも遠いデバイスを下位デバイスと呼びま

す。

シリアルデイジーチェーンでは、デバイスはすべてスレーブシリアルモードとして設定され、コ

ンフィギュレーションクロックが外部から供給されます。図 9-1 に、このコンフィギュレーション

を示します。

初のデバイスに SPI モードを使用する方法もあります。 SPI モードの場合も、デイジーチェーン

のデータは DOUT から出力されます。 SPI デイジーチェーンはフォールバックリコンフィギュ

レーションをサポートしていません。




UG470 (v1.9) 2014 年 11 月 14 日



1. DONE ピンは、外部プルアップ抵抗が必要なオープンドレイン出力です。このとき、スレー

ブシリアルデイジーチェーンのすべての DONE ピンが接続されている必要があります。詳細

は、「シリアルデイジーチェーンのガイドラインおよびデザインの考察」を参照してください。


3. ビットストリームのスタートアップクロック設定で、 CCLK をシリアルコンフィギュレー

ションに設定する必要があります。

シリアルデイジーチェーンの先頭のデバイスが後にコンフィギュレーションされます。 CRCチェックでは、現在作業中のデバイスのデータのみがチェックされ、チェーンのほかのデバイスは

チェックされません (第 5 章の「CRC (Cyclic Redundancy Check) (手順 7)」参照)。

チェーンの後のデバイスがコンフィギュレーションを完了し、CRC チェックをクリアすると、ス

タートアップシーケンスが開始されます。スタートアップシーケンスの DONE ピンのリリース段

階で、チェーンの後から 1 つ前のデバイスのコンフィギュレーション中に、デバイスが DONEピンをハイインピーダンスにします。すべてのデバイスが DONE ピンをリリースした後、共有し

ている DONE 信号は外部で High にプルアップ、またはチェーンの初のデバイスで High 駆動さ

れます。すべてのデバイスは CCLK の次の立ち上がりエッジで DONE ピンのリリースを停止し、

スタートアップシーケンスを完了します。

混在シリアルデイジーチェーン

7 シリーズデバイスは、以前の Virtex および Spartan® ファミリとデイジーチェーンで接続できま

す。デバイスが混在したシリアルデイジーチェーン接続では、次の重要な項目を考慮する必要が

あります。


図 9-1 : スレーブシリアルモードのデイジーチェーンコンフィギュレーション




ギャングシリアルコンフィギュレーション

• 旧型デバイスの多くは、 7 シリーズデバイスが生成する高速な CCLK 周波数に対応できませ

ん。チェーン接続しているすべてのデバイスがサポート可能な CCLK 周波数を選択してくださ

い。

• 7 シリーズデバイスは常に、シリアルデイジーチェーンの初に配置し、旧ファミリのデバ

イスはチェーンの後に配置してください。

• すべての 7 シリーズデバイスファミリには、類似したビットストリームオプションがありま

す。 7 シリーズ FPGA のビットストリームオプションのガイドラインは、可能であれば、シリ

アルデイジーチェーン接続されたすべてのデバイスに適用する必要があります。

• デバイスが、DOUT ピンを通過させることができるコンフィギュレーションビット数には制

限があり、 7 シリーズデバイスおよび Virtex-II 以降の Virtex デバイスの制限は

4,294,967,264 ビットです。 Spartan-6 および Spartan-3 世代デバイスの制限は、

2,147,483,632 ビットです。下位デバイスすべてのビットストリーム長の合計は、この制限

値を超えないようにしてください。

シリアルデイジーチェーンのガイドラインおよびデザインの考察

ここでは、シリアルデイジーチェーンに関する考慮事項を説明します。

スタートアップシーケンス (GTS)

GTS のリリースは、 DONE のサイクルより前または同じサイクルで行い、すべての DONE ピンが

リリースされたときにデバイスが確実に動作を開始できるようにします。

すべての DONE ピンを接続

すべてのデバイスの DONE ピンは、コンフィギュレーションエラーを回避するためにシリアルデイジーチェーンで接続する必要があります。デバッグを目的として、共有している DONE 信号か

ら DONE ピンを個別に未接続にすると非常に便利です。デバッグ後には、切り離されたデバイス

は、シリアルまたは JTAG インターフェイスを使用して個別にコンフィギュレーション可能です。

DONE ピンの立ち上がり時間

すべての DONE ピンのリリース後、 DONE ピンはロジック 0 からロジック 1 に立ち上がる必要が

あります。これには、外部プルアップ抵抗が必要です。 DONE 信号が立ち上がるために追加時間を

要する場合は、シリアルデイジーチェーンのすべてのデバイスに donepipe オプションを設定し

てください。設定の詳細は、『コマンドラインツールユーザーガイド』 (UG628) を参照してくだ

さい。

ギャングシリアルコンフィギュレーション

ギャングシリアルコンフィギュレーションを使用すると、同じビットストリームから複数のデバ

イスを同時にコンフィギュレーションできます (図 9-2)。この構成では、シリアルコンフィギュ

レーションピンを図のように結束するため、各デバイスにおける信号遷移が同一になります。ギャ

ングシリアルコンフィギュレーションの場合、すべてのデバイスが同一でなければなりません。

コンフィギュレーションは外部のコンフィギュレーションコントローラーで実行でき、フラッシュ

やほかのメモリからビットストリームを読み出すことが可能です。





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1. DONE ピンは、外部プルアップ抵抗が必要なオープンドレイン出力です。


3. スタートアップクロック設定で、 CCLK をシリアルコンフィギュレーションに設定する必要

があります。

4. ギャングシリアルコンフィギュレーションでは、すべてのデバイスが同一 (IDCODE が同じ )であり、 1 つのビットストリームを使用してコンフィギュレーションする必要があります。

ギャングシリアルコンフィギュレーションの場合、考慮事項が多数あります。

• スタートアップシーケンス (GTS)

GTS のリリースは、DONE ピンのサイクルより前または同一サイクルで行い、すべての DONEピンがリリースされたときにすべてのデバイスが確実に動作開始できるようにします。

• DONE ピンは未接続にできる


図 9-2 : ギャングシリアルコンフィギュレーション




複数デバイスの SelectMAP コンフィギュレーション

デバッグ目的の場合、共通の DONE 信号から DONE ピンを個別に未接続にすると非常に便利

です。すべての DONE ピンが High になるまで外部の CCLK ソースがトグルを継続する場合、

すべてのデバイスをスレーブシリアルモードに設定すると、DONE ピンを未接続にできます。

• ボードレイアウトでのクロック信号としての CCLK

CCLK 信号は比較的低速ですが、 7 シリーズ FPGA の入力バッファーのエッジレートは非常

に高速です。 CCLK 信号でわずかなシグナルインテグリティの問題が発生しただけで、コン

フィギュレーションが正常に完了しない可能性があります一般的なエラーの兆候として、

DONE が Low であるにもかかわらず INIT_B が High になります。したがって、シグナルインテグリティが重要となるデザインでは、 IBIS を使用したシグナルインテグリティのシミュ

レーションなどの実行を推奨します。

• ギャングシリアルコンフィギュレーションの PROM ファイル

ギャングシリアルコンフィギュレーションの PROM ファイルは、単一デバイスのコンフィ

ギュレーションに使用する PROM ファイルと類似しています。 PROM ファイルに関するガイ

ドラインは特にありません。

複数デバイスの SelectMAP コンフィギュレーション

スレーブ SelectMAP モードの複数の 7 シリーズデバイスは、共通の SelectMAP バスに接続可能

です (図 9-3)。 SelectMAP バスでは、 DATA、 CCLK、 RDWR_B、 PROGRAM_B、 DONE、およ

び INIT_B ピンがすべてのデバイスで共有されます。各デバイスに個別にアクセスできるようにす

るには、 CSI_B (チップセレクト ) 入力を共有接続にしないでください。 CSI_B 信号の外部制御が

必要となり、通常、これはマイクロプロセッサまたは CPLD によって提供されます。

コンフィギュレーション後にリードバックを実行する場合、 RDWR_B 信号を適切に使用してくだ

さい (詳細は、第 6 章「リードバックおよびコンフィギュレーションの検証」参照)。実行しない場

合は、 RDWR_B を Low に接続できます。詳細は、第 5 章の「ビットストリームの読み込み (手順

4 - 7)」および第 6 章「リードバックおよびコンフィギュレーションの検証」を参照してください。




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3. フォールバックリコンフィギュレーションはサポートされません。

4. スタートアップクロック設定で、 CCLK を SelectMAP コンフィギュレーションに設定する必


5. コンフィギュレーションを制御するため、マイクロプロセッサまたは CPLD のような外部コン

トローラーが必要です。

6. スレーブ SelectMAP の場合、データバスは x8、 x16、または x32 が可能です。

パラレルデイジーチェーンコンフィギュレーション

7 シリーズ FPGA のコンフィギュレーションでは、パラレルデイジーチェーンがサポートされま

す。図 9-4 は、初のデバイスが BPI コンフィギュレーションモードである場合の例を示してい

ます。初のデバイスは、マスターあるいはスレーブ SelectMAP モードにできます。すべてのデ


図 9-3 : 8 ビットの SelectMAP バスを使用した複数のスレーブデバイスコンフィギュレーション




ギャング SelectMAP コンフィギュレーション

バイス間では、 D[15:00]、 CCLK、 RDWR_B、 PROGRAM_B、 DONE、 INIT_B ピンが共有接続

で、 CSI_B ピンはデイジーチェーン接続されています。



2. INIT_B ピンは双方向オープンドレインピンで、外部プルアップが必要です。



4. FCS_B、 FWE_B、 FOE_B、 CSO_B の弱いプルアップ抵抗は有効にします。無効の場合は、

各ピンに対して外部にプルアップ抵抗が必要となります。デフォルトでは、コンフィギュレー

ション後、多目的 I/O に弱いプルダウン抵抗が付きます。

5. チェーンの初のデバイスは、マスター SelectMAP、スレーブ SelectMAP、または BPI にで

きます。それ以外のデバイスは、スレーブ SelectMAP モードにします。

6. リードバックは、パラレルデイジーチェーンではサポートされていません。



ギャング SelectMAP コンフィギュレーションを使用して、同じコンフィギュレーションビット

ストリームで複数のデバイスを同時にコンフィギュレーションすることもできます。ギャング

SelectMAP コンフィギュレーションの接続では、すべてのデバイスが D ピンに出力されるデー

タを認識できるようにするため、複数デバイスの CSI_B ピンが共有接続 (または GND 接続) されます。


図 9-4 : パラレルデイジーチェーン




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図 9-5 に示すように、外部オシレーターがある場合は、すべてのデバイスをスレーブ SelectMAPモードに設定できます。


1. 同期 SelectMAP モードはサポートされません。







図 9-5 : ギャング x8 SelectMAP コンフィギュレーション





共有している DONE 信号には外部のプルアップ抵抗が 1 つ必要です。ファンアウトが大きくなる

ため、シグナルインテグリティに十分注意した設計が必要です。このため、シグナルインテグリ

ティのシミュレーションの実行を推奨します。

CSI_B 信号が共有接続されているとき、すべてのデバイスが同時にデータ信号を駆動するためリー

ドバックは実行できません。




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第 10 章

アドバンス JTAG の使用法

はじめに

7 シリーズデバイスは IEEE Standard Test Access Port and Boundary-Scan Architecture (IEEE Std1149.1) および IEEE Boundary-Scan Standard for Advanced Digital Networks (IEEE 1149.6) をサ

ポートします。 Joint Test Action Group (JTAG) は、この規格を制定した委員会のグループ名です。

この規格は、個々のコンポーネントとそれらの接続のテストをボードレベルで行うためのもので

す。 PC ボード層数の増加やボード表面へのマウント技術が一層高密度で高度になるにつれ、バウ

ンダリスキャンテストは重要なデバッグ用の規格として広く使用されるようになっています。

バウンダリスキャン回路が組み込まれているデバイスでは、 I/O ピンにデータを送信し、ボードレベルでデバイス間の接続がテストできます。この回路は、デバイス内部に信号を送ってその動作を

テストすることも可能です。これらのテストは、通常、ボードおよびデバイスレベルで断線やショー

トを検知するために実施されます。

バウンダリスキャンはテスト用に使用するだけではなく、ユーザー定義の命令をデバイスに組み込

んで柔軟性を持たせることもできます。コンフィギレーションや検証などの特定ベンダー向けの命

令の追加により、バウンダリスキャンのテストおよびその機能の使用率は高まっています。

Boundary-Scan Description Language (BSDL) 準拠の場合、 PUDC_B を 0 に設定する必要があり

ます。 PUDC_B を 1 に設定すると、コンフィギュレーション前の弱いプルアップ抵抗が無効にな

ります。

JTAG コンフィギュレーション/リードバック

TAP コントローラーおよびアーキテクチャ

FPGA の TAP には、 IEEE で必須と指定されている 4 本の専用ピンがあります (表 3-1 参照)。図 10-1 に、標準的な JTAG アーキテクチャを示します。




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図 10-2 に示すバウンダリスキャンタップコントローラーは、 16 ステートの有限ステートマシン

です。 4 本の TAP ピンが、データがどのように各レジスタにスキャンされるかを制御します。ま

た、 TCK の立ち上がりエッジにおける TMS ピンの状態によって、ステート移行のシーケンスが決

定します。主要なシーケンスは 2 つあり、1 つはデータをデータレジスタにシフトするシーケンス、

もう 1 つは命令を命令レジスタにシフトするシーケンスです。

ステート間の遷移は、TCK の立ち上がりエッジでのみ発生し、ステートはすべて別のステート名に

なります。7 つのステートで成り立つ 2 つの列は、それぞれ命令パスとデータパスを示しています。

データレジスタのステートには DR、命令レジスタのステートには IR が名前の後に付きますが、こ

れ以外の点ではどちらのステートも同じになります。

各ステートの動作は、次のようになります。

• Test-Logic-Reset

このステートではすべてのテストロジックが無効になり、これにより通常の IC の動作が有効

になります。 TAP コントローラーのステートマシンは、コントローラーの初期ステートに関


図 10-1 : 標準的な JTAG アーキテクチャ





係なく、 TMS が High に保持される間に TCK が 5 回パルスすると、 Test-Logic-Reset ステー

トになるように設計されています。このため、 Test Reset (TRST) ピンはオプションです。

• Run-Test-Idle

このステートでは、 IC のテストロジックが一部の命令のある場合にのみアクティブになりま

す。たとえば、命令によりセルフテストがアクティブになった場合、コントローラーがこのス

テートになると IC のテストロジックが実行されます。それ以外の場合、 IC のテストロジッ

クはアイドル状態になります。

• Select-DR-Scan

このステートでは、データパスになるか、 Select-IR-Scan ステートになるかが制御されます。

• Select-IR-Scan

このステートでは、命令パスにステートを移動するかどうかが制御されます。命令パスになら

ない場合は、コントローラーは Test-Logic-Reset ステートに戻ります。

• Capture-IR

このステートでは、命令レジスタのシフトレジスタバンクが TCK の立ち上がりエッジで決定

したパターンの値をパラレルに読み込みます。後 2 つの有効ビットは常に 01 になります。

• Shift-IR

このステートでは、命令レジスタが TDI および TDO 間で接続され、読み込まれたパターンが

TCK の立ち上がりエッジごとにシフトされます。 TDI ピンの命令も命令レジスタにシフトさ

れます。

• Exit1-IR

このステートでは、Pause-IR ステートになるか、Update-IR ステートになるかが制御されます。

• Pause-IR

このステートでは、命令レジスタのシフトが一時停止できるようになります。

• Exit2-DR

このステートでは、 Shift-DR ステートになるか、 Update-DR ステートになるかが制御されます。

• Update-IR

このステートでは、命令レジスタの命令が TCK の立ち下がりエッジごとに命令レジスタの

ラッチバンクに保存されます。保存後、この命令が現在の命令になります。

• Capture-DR

このステートでは、データが TCK の立ち上がりエッジで現在の命令によって選択されたデー

タレジスタにパラレルで読み込まれます。

• Shift-DR、 Exit1-DR、 Pause-DR、 Exit2-DR、および Update-DR

これらのステートは、命令パスの Shift-IR、 Exit1-IR、 Pause-IR、 Exit2-IR、および Update-IRステートと類似しています。




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7 シリーズデバイスは、ザイリンクスベンダー固有のコマンドおよび必須となる IEEE Std 1149.1コマンドをサポートしています。これには、EXTEST、SAMPLE/PRELOAD、BYPASS、IDCODE、USERCODE、 HIGHZ 命令すべてが含まれます。 TAP は内部のユーザー定義のレジスタ (USER1、USER2、 USER3、 USER4) 、そしてデバイスのコンフィギュレーション/ リードバックをサポート

します。 INTEST はサポートされません。

FPGA のバウンダリスキャンは、選択したモードとは関係なく動作します。ほかのモードを選択し

ても、バウンダリスキャンモードが優先されます。したがって、バウンダリレジスタを使用する

バウンダリスキャン命令 (SAMPLE/PRELOAD および EXTEST) は、コンフィギュレーション中

に実行しないでください。デバイスのコンフィギュレーション前は、ユーザー定義の命令以外の命

令が使用できます。コンフィギュレーション後は、すべての命令が使用可能です。

JSTART および JSHUTDOWN は、FPGA デバイスのアーキテクチャおよびコンフィギュレーショ

ンフローでのみ使用される命令です。 7 シリーズデバイスの場合、 TAP コントローラーは

PROGRAM_B ピンではリセットされず、コントローラーを TLR ステートにすることによっての

みリセットできます。5 クロックの間 TMS に 1 を入力して、確実にステートマシンが TLR ステー

トになるようにします。また、 TAP コントローラーは、電源投入時にリセットされます。

標準バウンダリスキャン命令の EXTEST および BYPASS の詳細は、 IEEE Std 1149.1 を参照して

ください。


図 10-2 : バウンダリスキャンの TAP コントローラー





バウンダリスキャンアーキテクチャ

7 シリーズデバイスのレジスタには、 IEEE Std 1149.1 で定められた必要なレジスタすべてが含ま

れています。さらに、標準的なレジスタだけでなく、簡易テストや検証用のレジスタも備えていま

す (表 10-1 参照)。

バウンダリレジスタ

テストで使用される主なレジスタは、バウンダリレジスタです。バウンダリスキャンの動作は、

個々の IOB コンフィギュレーションから独立しています。各 IOB は、ボンディングの接続にかか

わらず、トライステート制御の双方向性 IOB です。その後、 IOB はコンフィギュレーションされ

て、入力、出力、トライステートのいずれかとなるため、各 IOB に次の 3 つのデータレジスタビッ

トがあります (図 10-1 参照)。

データレジスタ (DR) の操作時、DR は CAPTURE-DR ステート中にパラレルでデータを取得しま

す。 SHIFT-DR ステート中にデータがシフトアウトされ、新しいデータが取得されます。 DR の各

ビットに対してアップデートラッチを使用し、次の SHIFT-DR ステート中に入力データをホール

ドします。その後、UPDATE-DR ステート中に TCK が Low 駆動すると、データがラッチされます。

TAP コントローラーが UPDATE-DR ステートに移行すると、アップデートラッチはオープンにな

ります。EXTEST については、このコマンドの実行前に適切なデータがラッチに記憶されているこ

とを確認してください。通常は、 SAMPLE/PRELOAD 命令を使用して確認できます。

表 10-1 : 7 シリーズ FPGA JTAG レジスタ

レジスタ名レジスタ長説明

バウンダリレジスタ 1 つの I/O につき 3 ビット

入力、出力、出力イネーブル

の制御およびモニタリングを

実行します。

命令レジスタ 6 ビット (1)

現在の OPCODE 命令をホー

ルドし、内部デバイスのス

テータスをキャプチャします。

詳細は、表 10-3 を参照してく

ださい。

BYPASS レジスタ 1 ビットデバイスをバイパスします。

デバイス ID レジスタ 32 ビットデバイス ID を取得します。

JTAG コンフィギュレーショ

ンレジスタ32 ビット

CFG_IN または CFG_OUT 命令を使用中、コンフィギュ

レーションバスへのアクセス

を可能にします。

USERCODE レジスタ 32 ビットユーザーがプログラム可能な

コードを取得します。

ユーザー定義のレジスタ (USER1、 USER2、 USER3、USER4)

デザインによって異なるデザインによって異なります。

注記 :

1. SSI テクノロジデバイス (7V2000T、 7VX1140T、 7VH580T、 7VH870T) では、命令レジスタのサイズが

22 ビットから 38 ビットに拡大しています。詳細は、各デバイスの BSDL ファイルを参照してください。




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断線およびショートを検知するテストベクターの作成時には、内部プルアップおよびプルダウン抵

抗を考慮してください。 PUDC_B ピンによって、 IOB のプルアップ抵抗の有無が決定されます

図 10-3 に、 7 シリーズ FPGA のバウンダリスキャンアーキテクチャを示します。

ビットシーケンスバウンダリスキャンレジスタ

このセクションでは、 TAP を除いた IOB の順序について説明します。順序は初に入力、次に出

力、後にトライステート IOB 制御です。トライステート IOB 制御は、も TDO に近い位置に

配置されています。入力専用ピンは、入力ビットのみをバウンダリスキャンの I/O データレジス

タに送ります。デバイスのビットシーケンスは、 7 シリーズファミリ用の BSDL ファイルから取

得できます。 BSDL ファイルは、ザイリンクスのダウンロードページから入手可能であり、コン

フィギュレーションされていない FPGA を表しています。ビットシーケンスはデザインに影響さ

れることはなく、常に同一ビット数で同一順序となっています。

FPGA コンフィギュレーション後のバウンダリスキャンテスト用にザイリンクスの ISEBSDLAnno 機能を使用すると、 BSDL ファイルが自動的に変更されて、コンフィギュレーション

後のインターコネクトテストを実行できます。 BSDLAnno ユーティリティでは、インプリメント

後のデザインから必要な FPGA デザインの情報が読み込まれ、コンフィギュレーション後のデバイ

スのバウンダリスキャンアーキテクチャに合わせた BSDL ファイルが作成されます。詳細は、『コ


図 10-3 : 7 シリーズ FPGA バウンダリスキャンロジック


http://japan.xilinx.com/download




マンドラインツールユーザーガイド』 (UG628) の「BSDLAnno」を参照してください。同様の機

能は、 Vivado ラボツールにもあります。

命令レジスタ

7 シリーズデバイスの命令レジスタ (IR) は、命令スキャンシーケンス中は TDI と TDO 間に接続

されます。命令スキャンシーケンスの準備のため、命令レジスタに固定の命令キャプチャパター

ンがパラレルで読み込まれます。このパターンは、命令が TDI から命令レジスタへシフトするとき

に、 LSB から TDO にシフトします。

7 シリーズ FPGA のバウンダリスキャン命令セットに不可欠な OPCODE を命令レジスタに読み

込ませることで、実行する処理を決定します。モノリシック 7 シリーズデバイスでは､IR は 6 ビッ

ト幅です。表 10-2 に、 7 シリーズデバイスで利用可能な命令を示します。 eFUSE 関連の JTAG 命令については、第 5 章の「JTAG 命令」を参照してください。

表 10-2 : 7 シリーズ FPGA バウンダリスキャン命令

バウンダリスキャンコマンド

バイナリコード [5:0](1) 説明

EXTEST 100110 バウンダリスキャンの EXTEST を有効にします。

EXTEST_PULSE 111100トランシーバーのバウンダリスキャン EXTEST_PULSE を有効にします。

EXTEST_TRAIN 111101トランシーバーのバウンダリスキャン EXTEST_TRAIN を有効にします。

SAMPLE 000001 バウンダリスキャンの SAMPLE を有効にします。

USER1 000010 ユーザー定義のレジスタ 1 にアクセスします。




CFG_OUT 000100リードバックを行うため、コンフィギュレーショ

ンバスにアクセスします。

CFG_IN 000101コンフィギュレーションを行うため、コンフィ

ギュレーションバスにアクセスします。

USERCODE 001000 ユーザーコードのシフトアウトを有効にします。

IDCODE 001001 ID コードのシフトアウトを有効にします。

HIGHZ 001010BYPASS レジスタを有効にし、出力ピンをトライ

ステートにします。

JPROGRAM 001011 PROGRAM_B と同じで、同様の効果があります。

JSTART 001100StartClk が TCK のとき、スタートアップシーケ

ンスにクロック信号を供給します。

JSHUTDOWN 001101シャットダウンシーケンスにクロックを供給し

ます。





UG470 (v1.9) 2014 年 11 月 14 日


表 10-3 に、命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャ値を示します。

BYPASS レジスタ

もう 1 つの標準データレジスタは、単一フリップフロップの BYPASS レジスタです。このレジス

タは BYPASS 命令中に、 TDI ピンから TDO ピンにデータをシリアル転送します。また、 TAP コントローラーが CAPTURE-DR ステートになったとき、 0 に初期化されます。

デバイス ID (IDCODE) レジスタ

7 シリーズデバイスは、 IDCODE レジスタと呼ばれる 32 ビットの識別レジスタを備えています。

IDCODE は、 IEEE Std 1149.1 に基づいたベンダー特有の固定値であり、デバイスの製造者および

XADC_DRP 110111

XADC DRP が JTAG を介してアクセスします。7 シリーズについては、『7 シリーズ FPGA および Zynq-7000 All Programmable SoC XADC 12 ビッ

ト 1MSPS デュアルアナログ-デジタルコンバー

ターユーザーガイド』 (UG480) の「DRP イン

ターフェイス」を参照してください。

ISC_ENABLE 010000ISC コンフィギュレーションの開始を示します。

完全なシャットダウンが実行されます。

ISC_PROGRAM 010001 インシステムプログラミングを有効にします。

XSC_PROGRAM_KEY 010010セキュリティステータスを保護モードから非保護

モード (またはその逆) へ変更します。

XSC_DNA 010111 57 ビットの Device DNA の値を読み出します。

FUSE_DNA 110010 64 ビットの Device DNA の値を読み出します。

ISC_NOOP 010100 動作なし

ISC_DISABLE 010110ISC コンフィギュレーションが完了します。

スタートアップシーケンスが開始されます。

BYPASS 111111 BYPASS を有効にします。

RESERVED その他すべての

コードザイリンクスの予約命令です。

注記 :

1. SSI テクノロジデバイス (7V2000T、 7VX1140T、 7VH580T、 7VH870T) では、命令レジスタのサイズが

大きくなります。詳細は、各デバイスの BSDL ファイルを参照してください。

表 10-2 : 7 シリーズ FPGA バウンダリスキャン命令 (続き)

バウンダリスキャンコマンド

バイナリコード [5:0](1) 説明

表 10-3 : 7 シリーズ FPGA の命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャの値

TDI IR[5] IR[4] IR[3] IR[2] IR[1:0]→ TDO

DONE INIT(1) ISC_ENABLED ISC_DONE 0 1

注記 :

1. INIT は、 INIT_COMPLETE 信号のステータスビットです。

2. SSI テクノロジデバイス (7V2000T、 7VX1140T、 7VH580T、 7VH870T) では、命令レジスタのサイズが大きくなります。詳細は、各デ

バイスの BSDL ファイルを参照してください。






タイプを電子的に識別するものです。このレジスタにより、バウンダリスキャンを使用してテスト

またはプログラムされたデバイスの識別が容易になります。 IDCODE 命令を使用すると、この識別

コードの出力が可能です。

IDCODE レジスタの LSB ビットは、常に 1 です (JTAG IEEE 1149.1 に基づく )。 16 進数の後の

3 文字は 0x093 となります。

JTAG コンフィギュレーションレジスタ

JTAG コンフィギュレーションレジスタは 32 ビットレジスタです。このレジスタにより、コン

フィギュレーションバスおよびリードバック操作にアクセスできます。

USERCODE レジスタ

7 シリーズファミリは、 USERCODE 命令をサポートしています。このレジスタにより、特定のデ

ザインに固有な識別コードのユーザー指定が可能となります。 USERCODE はデバイスの中にプロ

グラムでき、後で検証のためにリードバックできます。この USERCODE はビットストリームの生

成時にビットストリーム内に組み込まれ (UserID オプション)、コンフィギュレーション後に有効

になります。デバイスが空、または USERCODE がプログラムされていない場合の USERCODEレジスタ値は、 0xFFFFFFFF です。

USER1、 USER2、 USER3、 USER4 レジスタ

USER1、 USER2、 USER3、および USER4 レジスタは、コンフィギュレーション後にのみ有効に

なります。これら 4 つのレジスタは、ユーザーがデザインで定義する必要があります。これらのレ

ジスタへのアクセスは、 TAP ピンでの定義後に可能となります。これらのレジスタの作成には、

BSCANE2 ライブラリマクロが必要です。

BSCANE2 プリミティブ

BSCANE2 プリミティブは、内部 FPGA ロジックと JTAG バウンダリスキャンロジックコント

ローラー間のアクセスを可能にします。これにより、 FPGA 内部で動作するデザインは FPGA のJTAG 専用ピンであるテストアクセスポート (TAP) と通信できるようになります。 JTAG ピンに

内部からアクセスするには、 BSCANE2 プリミティブをインスタンシエートする必要があります。

JTAG ピンから TAP コントローラーへ直接アクセスする通常の JTAG 動作には、 BSCANE2 プリ

ミティブは必要ありません。 Vivado Logic Analyzer を使用する場合、 BSCANE2 は自動的にデザ

インに追加されます。図 10-4 に BSCANE2 プリミティブを示します。




UG470 (v1.9) 2014 年 11 月 14 日


通常、 BSCANE2 のインスタンシエーションが必要となるのは、 FPGA ロジック内部にプライベー

トなスキャンレジスタを作成するアプリケーションの場合です。これらのスキャンレジスタは、通

常の JTAG バウンダリスキャンのようにバウンダリ I/O ではなく、 FPGA ロジックを介して伝搬

します。このプリミティブの各インスタンスは、 JTAG USER 命令を 1 つサポートします。複数の

インスタンシエーションは、 JTAG_CHAIN 属性で区別します。 4 つの USER 命令 (USER1 ～USER4) をすべて処理するには、 BSCANE2 プリミティブを 4 つインスタンシエートして、それぞ

れに異なる JTAG_CHAIN 属性を設定します。

SSI テクノロジデバイスの場合、 BSCANE2 をインスタンシエートできるのはマスター SLR のみ

です。このエレメントは、ツールによって自動的に正しい SLR に配置されます。 BSCANE2 プリ

ミティブによってアクセスできるのは、マスター SLR の JTAG ポートのみです。

BSCANE2 プリミティブを使用して、JTAG TAP ポートのアクティビティを制御またはモニターす

ることもできます。このプリミティブの TDO 入力信号は出力タイミングレジスタを通過し、 TCKの立ち下がりエッジでプリミティブの TDO 入力信号をレジスタに読み込み、 USER 命令がアク

ティブになると外部 TDO 出力ピンにこれを出力します。USER1 ～ USER4 のどの命令がアクティ

ブかは、対応するプリミティブの SEL 出力が High になることで示されます。TAP コントローラー

によって生成されたデータレジスタクロックには、 DRCK 出力からアクセスできます。 RESET、UPDATE、 SHIFT、 CAPTURE ピンはそれぞれ、バウンダリスキャン内部ステートマシンの対応

する状態をデコードして表します。 TDI ポートには、 JTAG TAP の外部 TDI ピンからアクセスし

てデータを内部スキャンチェーンにシフト入力できます。 TCK および TMS ピンも、同様に

BSCANE2 プリミティブを使用してモニターできます。

BSCANE2 シミュレーションモデルの詳細は、『ザイリンクス合成およびシミュレーションデザイ

ンガイド』 (UG626) のデザインのシミュレーションについて説明している第 6 章を参照してくだ

さい。

7 シリーズデバイスでのバウンダリスキャンの使用

図 10-5 に示す一般的なタイミングパラメーターの特性評価データは、 7 シリーズデータシート一

覧の該当データシートの表「コンフィギュレーションのスイッチ特性」に記載されています。


図 10-4 : BSCANE2 プリミティブ



http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheet




スタートアップシーケンス、ビットストリーム、内部コンフィギュレーションレジスタの詳細は、

第 9 章に記載されている適切なコンフィギュレーションシーケンスを参照してください。

バウンダリスキャンによるコンフィギュレーション

バウンダリスキャンを利用したベンダー固有の命令としてもよく使用されるものの 1 つに、コン

フィギュレーション命令があります。電源投入時に、 JTAG からデバイスをコンフィギュレーショ

ンする場合は、モードピンをバウンダリスキャンコンフィギュレーションモード「101 (M2 = 1、M1 = 0、 M0 = 1)」に設定することを推奨します。

図 10-6 に、JTAG を使用した FPGA コンフィギュレーションのフローを示します。後続のセクショ

ンでは、バウンダリスキャンを用いてデバイスを 1 つのデバイスとしてコンフィギュレーションす

る方法、あるいは複数のデバイススキャンチェーンの一部としてコンフィギュレーションする方

法について説明します。


図 10-5 : バウンダリスキャンポートのタイミング波形




UG470 (v1.9) 2014 年 11 月 14 日


コンフィギュレーションされたデバイスをリコンフィギュレーションするには、 TAP を切り替え、

PROGRAM_B に信号供給後に CFG_IN 命令を入力するか、シャットダウンシーケンスを開始し

てください (図 10-6 参照)。


図 10-6 : デバイスコンフィギュレーションのフロー図





単一デバイスのコンフィギュレーション

表 10-4 で、 7 シリーズデバイスのコンフィギュレーションに必要な TAP コントローラ -のコマン

ドについて説明します。 TAP コントローラーのステートは、図 10-2 を参照してください。 ISEiMPACT ツールまたは Vivado デバイスプログラマを使用してコンフィギュレーションする場合、

TAP コントローラーのコマンドは自動的に実行されます。

表 10-4 : 単一デバイスのコンフィギュレーションシーケンス

TAP コントローラーの状態セット /ホールドクロック数

TDI TMS TCK

1.電源投入時に TMS をロジック 1 にし、TCK クロックを 5 回入力する。これにより、 TLR (Test-Logic-Reset) ステートか

ら開始される

X 1 5

2. RTI ステートに移行する X 0 1

3. SELECT-IR ステートに移行する X 1 2

4. SHIFT-IR ステートに移行する X 0 2

5. LSB から順に JPROGRAM 命令を読み込む 01011(4) 0 5

6. IEEE 規格に従って、 SHIFT-IR の終了時に JPROGRAM の後のビット MSB を読み込む

0 1 1

7. TMS をロジック 1 にして TCK クロックを 5 回入力する。こ

れにより、 TLR (Test-Logic-Reset) ステートから開始されるX 1 5

8. RTI ステートに移行する X 0 10,000(1)

9. LSB から順に CFG_IN 命令を読み込む 00101 0 5

10. IEEE 規格に従って、 SHIFT-IR の終了時に CFG_IN 命令の MSB を読み込む

0 1 1

11. SELECT-DR ステートに移行する X 1 2

12. SHIFT-DR ステートに移行する X 0 2

13. FPGA のビットストリームをシフトインする。 Bitn (MSB) はビットストリーム(2)の初のビット

bit1 ... bitn 0(ビットストリーム中

のビット ) -1

14. ビットストリームの後のビットをシフトインする。 Bit0 (LSB) は、 EXIT1-DR ステートへの移行時にシフトする

bit0 1 1

15. UPDATE-DR ステートに移行する X 1 1

16. RTI ステートに移行する X 0 1

17. SELECT-IR ステートに移行する X 1 2

18. SHIFT-IR ステートに移行する X 0 2

19. JSTART 命令の読み込みを開始する (オプション)。 JSTART 命令によってスタートアップシーケンスが初期化される

01100 0 5

20. JSTART 命令の後のビットを読み込む 0 1 1

21. UPDATE-IR ステートに移行する X 1 1

22. RTI ステートに移行し、TCK クロックを低 2000 回入力し

てスタートアップシーケンスを開始させるX 0 2000




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複数デバイスのコンフィギュレーション

複数の 7 シリーズデバイスを 1 つのチェーンで接続してコンフィギュレーションすることもできま

すJTAG チェーン内の複数のデバイスは 1 つずつコンフィギュレーションされます (図 10-7 参照)。複数デバイスのコンフィギュレーション手順は、すべてのチェーンサイズで同様です。

TAP コントローラーの手順は、図 10-2 のステート図を参照してください。

1. 電源投入時に TMS をロジック 1 にし、 TCK クロックを 5 回入力します。これにより、 TLR(Test-Logic-Reset) ステートから開始されます。

2. CFG_IN 命令をターゲットデバイスに読み込みます (その他すべてのデバイスは BYPASS 命令)。 RTI ステートに移行します (RUN-TEST/IDLE)。

3. 表 10-4 の 13 ～ 17 の手順を実行し、コンフィギュレーションビットストリームを読み込みま

す。

4. 各デバイスに対して手順 2 および手順 3 を繰り返します。

5. JSTART コマンドをすべてのデバイスに読み込みます。

6. RTI ステートに移行し、 TCK を 2000 回クロック入力します。

この段階ですべてのデバイスはアクティブです。

23. TLR ステートに移行する。デバイスが動作を開始する X 1 3

注記 :

1. この RTI ステートでは、 10ms 以上の待機時間が必要です。この例では、 TCK サイクルの値は TCK の周波数 1MHz に基づいています。

2. コンフィギュレーションレジスタの場合、右 (TDI) から左 (TDO) に MSB からデータがシフトします。コンフィギュレーションレジス

タへのシフトは、その他のレジスタへのシフトとは異なり、 MSB 順となります。

3. コンフィギュレーションされていない状態で開始する FPGA は、リコンフィギュレーションが必要であり、先行する JPROGRAM シー

ケンスを実行して以前のコンフィギュレーションをクリア、または JSHUTDOWN シーケンスを実行して FPGA をシャットダウンする必

要があります。 JPROGRAM を使用してリコンフィギュレーションする場合は、 JPROGRAM を読み込み、次に BYPASS 命令を読み込

む必要があります。そして、 INIT ビットが 1 になるまで BYPASS 命令の読み込みをループ実行してから CFG_IN 命令を送信します。

4. SSI テクノロジデバイス (7V2000T、 7VX1140T、 7VH580T、 7VH870T) では、命令レジスタのサイズが大きくなります。詳細は、各デ

バイスの BSDL ファイルを参照してください。

表 10-4 : 単一デバイスのコンフィギュレーションシーケンス (続き)

TAP コントローラーの状態セット /ホールドクロック数

TDI TMS TCK


図 10-7 : 複数デバイスのバウンダリスキャンチェーン



7 シリーズ fpga コンフィギュレーション - xilinx · 7 シリーズ fpga...

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