מערכות זיכרון – sequential logic combinatorial circuit מעגל צירופי...

Sequential Logicמערכות זיכרון –

Combinatorial Circuit

מעגל צירופי Storage/Memיחידה זיכרון

שינוי . עד כה טיפלנו במערכות צירופיות שהינן חסרות "זיכרון" או מצב•בערכי היציאה. )לאחר השהייה(בערכי הכניסה גורר שינוי "מיידי"

מכילים זיכרון המשמש (Controllers) כל מחשב וכן בקרים מתוכנתים •לשמירת נתונים ולביצוע תוכניות.

, (Bubble memory) וזיכרון בועות SDRAM,ROM פרט למבנים כמו • של יחידות לוגיות.(feedback)"הזיכרון" מושג ע"י שימוש במשוב

Outputיציאות

Inputכניסות

Synchronous Sequential Circuits

פעולת המערכת מתבצעת ב"פיקודו" של שעון וערכי המערכת נקבעים מערכי הכניסה בנקודות זמן מסוימות שהינן תלויות שעון

מצב המערכת תלוי בשעון.

Asynchronous Sequential Circuits

של שינוי הכניסות, מצב המערכת בסדרפעולות המערכת תלויות יכול להשתנות בכל רגע.

"יציב"

"מהיר"

CombinatorialCircuit

MemoryClock Pulses

L A T C H

1

2

S R – L a t c h

Reset

Set

R

S Q’

QO

1 0

11

0

0

0

L A T C H

1

2

S R – L a t c h

Reset

Set

R

S Q’

Q1

01 1

00

00

0

L A T C H

1

2

S R – L a t c h

Reset

Set

R

S Q’

Q

0)0( 0

1)0(

0 )1(

)1(

מקודם

מקודם

Set נניח שניתנה פקודת • S=1, R=0 ועתה אנו "מורידים" את הכניסות (S=0, R=0)..Set "זוכרים" את פקודת ה-Q’, Q ערכי היציאה •.Reset באותו אופן יזכרו את ה - •

L A T C H

1

2

S R – L a t c h

Reset

Set

R

S Q’

Q

• R=1, S=1 תלוי ’Q ו Q הערך של (S=0, R=0)" 0 כאשר הערכים יורדים ל – "•

RACE Condition באיזה קו ישתנה ראשון

המצב הבא נקרא לא מוגדר.•

0

0

0

01

1

דיאגרמת זמנים:Q

S

R

"1""0""1""0""1""0"

טבלת אמת – מצבים:SRQQ’

0101

0001

1010

0010

1100

• Latch.איננו פונקציה בוליאנית האחרונה.Reset או Set ערכי היציאה תלויים בפעולת • ערך היציאה נשמר קבוע כל זמן שיש (0,0) עבור כניסות •

מתח.

Reset State

Set State

Undefined )מצב אסור(

SR Latch with NAND

SRQQ’

0110

1110

1001

1101

0011

Set State

Reset State

Undefined

Set Command

Reset Command

10

10

R

S Q’

Q

SR Latch:מבוקר שעון

Clock Pulse

CSRNext Q0No change110Q = 1101Q = 0111Undef100No change

S

R

CP

Q

R

S Q’

Q

CP

1

D )data( LatchD

Q’

QCP

D )data( LatchD

Q’

QCP

Q = 1 )Set(Q = 0 )Reset(No changeNext State of Q

1 11 00 C D

• Latch D.הינו יחידה שאוגרת / "זוכרת" ביט יחיד

נמנעים ממצב לא מוגדר.•

.(Registers) אבן בניין בסיסית של אוגרים •

1

1

0 11

00 1 1

D0

:SR Latch"עידון" של •

JK Latch

אין שינוי מצב כמקודם.CP=0 כאשר • :K = 0 , J = 1 כאשר •

.K=0 לא משפיע היות ו – 1 לתוך שער Qא( המשוב מ – . Q=1 Q’=0 0 הינם 3 ב( כניסות לשער

.Q’=1 Q=0 נקבל K=1, J=0 כאשר • ?K=1, J=1 כאשר •

K

J Q’

QCP

3

4

1

2

0

11

11 1

0 )"חדש"( 1

)"חדש"( 0

1)ישן(

10)חדש(

)ישן(

Q=0 K=0 J=1 a

:SR Latch"עידון" של •

JK Latch

אין שינוי מצב כמקודם.CP=0 כאשר • :K = 0 , J = 1 כאשר •

.K=0 לא משפיע היות ו – 1 לתוך שער Qא( המשוב מ – . Q=1 Q’=0 0 הינם 3 ב( כניסות לשער

.Q’=1 Q=0 נקבל K=1, J=0 כאשר • ?K=1, J=1 כאשר •

K

J Q’

QCP

3

4

1

2

1

00 0

0 0 )"ישן"(

1 )ישן(

1

Q=0 K=1 J=0 b

0

0 0

1

)ישן(

)ישן(1

0

המצב "נשמר"

Reset או :SR Latch"עידון" של •

JK Latch

אין שינוי מצב כמקודם.CP=0 כאשר • :K = 0 , J = 1 כאשר •

.K=0 לא משפיע היות ו – 1 לתוך שער Qא( המשוב מ – . Q=1 Q’=0 0 הינם 3 ב( כניסות לשער

.Q’=1 Q=0 נקבל K=1, J=0 כאשר • ?K=1, J=1 כאשר •

K

J Q’

QCP

3

4

1

2

מתהפך.Q מצב יתהפך עוד ועוד.Q לאורך זמן מצב J=K=C=1 אם

.מעברים חוזרים ונשנים

1

0 0

0 0

1 1)0(

)1(

K=1 J=1 c

:SR Latch"עידון" של •

JK Latch

אין שינוי מצב כמקודם.CP=0 כאשר • :K = 0 , J = 1 כאשר •

.K=0 לא משפיע היות ו – 1 לתוך שער Qא( המשוב מ – . Q=1 Q’=0 0 הינם 3 ב( כניסות לשער

.Q’=1 Q=0 נקבל K=1, J=0 כאשר • ?K=1, J=1 כאשר •

K

J Q’

QCP

3

4

1

2

:JKטבלת אמת עבור Q)t(JKQ)t+1(

00000010010101111001101011011110

דיאגרמת זמנים:J

K

CP

Q

Q הלוך ושוב כל זמן ש – 1 ל –0 יתהפך בין cp=1

T )trigger( Latch

למקור אחד:JK-Latch ב J,K מתקבל ע"י חיבור •

T = 0 J = K = 0אין שינוי במצב

T = 1 J = K = 1היפוך מצב

הינו "קצר"T = 1היפוך זה יחיד אם משך הזמן בו

QtTQt+1

000

011

101

110

QtDQt+1

000

011

100

111

Flip - Flops בעיות מתייצב יכול ליצור Latchהזמן שלוקח עד שהמוצא של •

כאשר מחברים שתי יחידות זיכרון.המוצא אינו צריך להיות תלוי בתזמון וצריך להימנע "ממצבים •

.(JK)מתהפכים" מובטח. פתרון צריך לדאוג שהמוצא יהיה יציב לפרק זמן •

Flip-Flop פתרון מבוסס על Latch:

בצורה שתבטיח שהפלט יהיה מבודד Latchשימוש בשני •:מהכניסות המשתנות

Master-Slave Flip-Flop

Master – Slave Flip - Flop

מהשלב ש – M אינו פעיל והינו זוכר את היציאות של S פעיל Mכאשר •M.היה סביל

C

S

Y

Q

אין השפעה!

S

R

C

Q

Q’

ת ר

בג S

R

C

Q

Q’

ד ב

ע

SM

S

R

C

Q

Q’

Y

Y’

Master – Slave Flip - Flop

מהשלב ש – M אינו פעיל והינו זוכר את היציאות של S פעיל Mכאשר •M.היה סביל

C

S

Y

Q

אין השפעה!

1

0 10 01

1נשאר

נעשה פעיל

01S

R

C

Q

Q’

ת ר

בג S

R

C

Q

Q’

ד ב

ע

SM

S

R

C

Q

Q’

Y

Y’

JK Flip-Flop:

הינה קבועה.Q היציאה J = K = 1 כאשר •

התהפך(.Y יהפוך מצב )Master עם עליית השעון ה •

• Q" ו – 1 ישאר קבוע כל זמן שהשעון הינו "Y ישאר קבוע לאחר עליית השעון.

ישתנה. Q ו – D Latch יוכנס ל – Y עם ירידת השעון הערך של •

S

R

CQ

SRLatch

D

C

DLatch

SlaveMasterJ

K

C

Q

Q’

Y1

Y0

01

01

0

1

1

10

10

10

0 1

0

)0(

)1(

Q

Q’

T )trigger( Flip-Flop

S

RC

QSRLatch

D

C

DLatch

SlaveMasterQ

Q’

QY

Q’T

D

C

DLatch

D

C

DLatch

SlaveMasterQ

YD

Q)t+1( D)t(

D )data( Flip-Flop

Q)t( Q’)t+1(

Q)t( Q)t(

T=1

T=0

טבלאות המצבים:

JKQ)t+1(00Q)t(No Change010Reset101Set11Q’)t(Complement

tQ)t(

t+1Q)t(

שינוי של פלט

שינוי של קלט

JKFFSRQ)t+1(00Q)t(No Change010Reset101Set11?Undef.

SRFF

DQ)t+1(00Reset11Set

DFFTQ)t+1(0Q)t(No Change1Q’)t(Complement

TFF

דלגלגים מדורבני קצה:Edge Triggered Flip-Flops

השעון ומתייצב אח"כ.שינוי המצב מתבצע עם שינוי•

דופק ושעון חיובי

קצה חיוביקצה שלילי

דופק ושעון שלילי

קצה שליליקצה חיובי

Ts-Setup Time

Th-Holdup Time

CP

D TnTs

Ts+Tnיציב

כניסות ישירות:Direct Inputs

איננו מוגדר Flip Flops כאשר המתח במעגל ספרתי "עולה" המצב של •לכן יש לבצע אתחול.

אתחול מבוצע ע"י כניסות ישירות אשר קובעות ישירות את המצב •(Preset).

J

K

Q

Q’

preset / clear

CP

PreSetCPJKQQ’001100no change1010111010111flip state

מעגלים סדרתיים – תזמון:

J

KCP

QA

J

KB OutQ

Q’

CP

Q’

MSJFFMSJFFדוגמא:YBYA

Out)t(D)t-2( 2JKF

F

CP

YA

QA

YBQB