บทที่ 3 พีชคณิตบูลีน และการ ... · 2017-06-14 ·...

พชคณตบลน และการออกแบบวงจรลอจก (Boolean Algebra and Design of Logic Circuit)

1

กลาวน า อรสโตเตล นกปรชญาชาวกรกไดท าการศกษาเกยวกบ Logic และไดพฒนามาใชเปนเครองมอแกปญหาทางปรชญาของเขา หลกจากป ค.ศ.1930 วงจร Logic ไดถกน ามาใชในการวเคราะหระบบ Switching ของเครองชมสายโทรศพทแบบอตโนมต และในปจจบน วงจร Logic เขามามบทบาทในการรบสงสญญาณ

และขอมลตางๆ มากมาย เราจงจ าเปนตองเรยนรและท าความเขาในหลกการและเทคนคของวงจร Logic แบบตางๆ

2

• หลกการเบองตนของวงจร Logic – การศกษาวงจร Logic เบองตน จะศกษาเกยวกบ Two – State Logic คอใชตวแปรคา 2 สภาวะโดยมขอก าหนดคอ Input และ Output ของวงจร Logic สามารถมไดเพยง 2 สภาวะเทานน และจะอยในสภาวะใดสภาวะหนงเทานน จะอยทง 2 สภาวะในเวลาเดยวกนไมได Logic 2 สภาวะดงกลาว อาจใชแทนความหมายตางๆ ได เชน สง-ต า 1-0 ปด-เปด ใช-ไมใช ท างาน-ไมท างาน ม-ไมม ฯลฯ

– เพอความสะดวก ตวแปรคา 2 สภาวะ เราใชสญลกษณ 0 และ 1 โดยท

– Logic 0 แทนความหมาย ไมมสญญาณ หรอสวทชเปด – Logic 1 แทนความหมาย มสญญาณ หรอสวทชปด 3

• ในระบบ Electronic Logic เราใชระดบของแรงดนไฟฟา (Voltage Level) แทนสภาวะทงสองเมอใช Logic 1 แทนแรงดนทเปนบวกมากกวา เรากใช Logic 0 แทนแรงดนทเปนบวกนอยกวา ระบบเชนนเรยกวา Positive Logic ในทางกลบกน ถาใช Logic 1 แทนแรงดนทเปนลบมากกวา เรากใช Logic 0 แทนแรงดนทเปนลบนอยกวา ระบบเชนนเรยกวา Negative Logic ตวอยางของ Positive และ Negative Logic ดงแสดงตามรปท 3.1

4

0 0

1

Time

Voltage+

- 0 0

1Time

Voltage+

-0 0

1

Time

+

-

Voltage

ก. Positive Logic 5

0 0

1Time

Voltage+

-

0 0

1Time

Voltage+

-

0 0

1 Time

+

-

Voltage

ข. Negative Logic

6

• หลกการเบองตนของพชคณตบลน (Boolean Algebra) – พชคณตบลน เปนเทคนคแบบหนงทใชในการลดรป

Switching Function ซงผคดคนนคอนกคณตศาสตรชาวองกฤษชอ George Boole ในพชคณตบลน เราใชตวอกษร A, B, C,……… แทนตวแปรคา 2 สภาวะ คอ 0 หรอ 1 ความสมพนธระหวางตวแปรแตละตว เราใชเครองหมายทางเลขคณตแทน ความสมพนธระหวางตวแปรคานนๆ เครองหมายทางคณตดงกลาวไดแก

7

เครองหมาย . แทนความหมาย AND เครองหมาย + แทนความหมาย OR เครองหมาย - (Bar) แทนความหมาย NOT

8

AND

A B

ดวงไฟ

ก. วงจร AND ใช Contact ข. วงจร AND ใชสวทช รปท 3.2 วงจร AND

9

หนาท AND อธบายไดตามรปท 3.2 คอ ดวงไฟจะตดกตอเมอสวทช A และสวทช B ปด ดงไดกลาวมาแลววา เราก าหนดให สวทชปด คอ Logic 1 สวทชเปด คอ Logic 0ไฟตด คอ Logic 1 ไฟดบ คอ Logic 0 ดงนน เราสามารถเขยนตารางความจรง (Truth Table) ส าหรบวงจร AND ไดดงน

10

A B Y = A.B

0 0 0

0 1 0

1 0 0

1 1 1

ตารางท 3.1 Truth Table ของวงจร AND 11

A

B

A

BดวงไฟV

3.3.2 วงจร OR

ก. วงจร OR ใช Contact ข. วงจร OR ใชสวทช รปท 3.3 วงจร OR หนาท OR อธบายไดตามรปท 3.3 คอดวงไฟจะตดกตอเมอสวทช A หรอ สวทช B ตวใดตวหนงหรอทงสองตวปด ดงนนเราสามารถเขยนตารางความจรงส าหรบวงจร OR ไดดงน 12

A B Y = A + B

0 0 0

0 1 1

1 0 1

1 1 1

ตารางท 3.2 Truth Table ของวงจร OR 13

3.3.3 NOT หรอ Inverter NOT หรอ Inverter หมายถงการกลบคาสภาวะของตวแปร ซง

กลาวไดวา Output ของวงจร NOT เปน Complement ของ Input และเขยนตารางความจรงของวงจร NOT ไดดงน

Y = AA

0 1

1 0

ตารางท 3.3 Truth Table ของวงจร

NOT 14

15

16

17

18

การพสจนทฤษฎบทของพชคณตบลน การพสจนทฤษฎบทของพชคณตบลน

สามารถท าไดหลายวธ แตวธทงายและเหนไดชดเจนทสด

คอการพสจนโดยใชตารางความจรง ดงตวอยางดงน

19

3.5.1 พสจนวา A + A.B = A * * A B A.B A + A.B

0 0 0 0

0 1 0 0

1 0 0 1

1 1 1 1

ตารางท 3.4 การพสจนวา A + A.B = A 20

21

22

23

24

การใชทฤษฎของ Boolean ลดรป Switching Function

การออกแบบวงจร Logic จาก Switching ใดๆ กตาม เราจ าเปนทจะตองลดรป Switching Function นนๆ ใหนอยทสดกอน ทงนกเพอวตถประสงคใหจ านวนอปกรณในวงจรมนอยทสด การลงทนในการสรางวงจรทตองการกจะนอยลงตามไปดวย และขอส าคญอกประการหนงกคอ

25

ลดเวลาหนวง (Delay Time) ของวงจรลงได (Delay Time หมายถง เวลาทใชในการท างานของวงจร นบจาก Input ไปจนถง Output) ดงนน Switching Function ทยดยาวเรากตองท าการลดรปใหสนลง ซงเทคนคการลดรปวธหนงทนยมใชกนแพรหลายกคอ ใชทฤษฎของ Boolean จงขอใหลองท าความเขาใจวธการลดรป Switching Function โดยใชทฤษฎของ Boolean จากตวอยางตอไปน

26

Ex. ใหลดรปสมการพชคณตลอจกตอไปน

27

Ex. ใหลดรปสมการพชคณตลอจกตอไปน

28

29

30

31

สญลกษณของ Gate และตารางความจรง (Truth Table)

1. สญลกษณของ Gate แบบตางๆ

32

AND Gate คอ Gate ทให Output เปน Logic 1 กตอเมอ Input ทกตวเปน Logic 1 และจะให Output เปน Logic 0 กตอเมอ Input ตวใดตวหนงหรอทกตวเปน Logic 0

Y = ABAB

AND Gate

33

34

OR Gate คอ Gate ทให Output เปน Logic 1 กตอเมอ Input ตวหนงตวใดหรอทกตวเปน Logic 1 และจะให Output เปน Logic 0 กตอเมอ Input ทกตวเปน Logic 0

Y = A + BAB

OR Gate

35

36

• NOT Gate คอ Gate ทให Output เปน Complement ของ Input

37

38

• NAND Gate คอ Gate ทให Output เปน Logic 1 กตอเมอ Input ตวใดตวหนงหรอทกตวเปน Logic 0 และจะให Output เปน Logic 0 กตอเมอ Input ทกตวเปน Logic 1 39

40

• NOR Gate คอ Gate ทให Output เปน Logic 1 กตอเมอ Input ทกตวเปน Logic 0 และจะให Output เปน Logic 0 กตอเมอ Input ตวใดตวหนงหรอทกตวเปนLogic 1

41

42

Exclusive OR Gate Exclusive OR Gate คอ Gate ทให Output เปน Logic 1 กตอเมอ Input ม Logic ตางกน และจะให Output เปน Logic 0 กตอเมอ Input ม Logic เหมอนกน ตารางความจรง ของ Exclusive OR Gate รวมทงวงจรและสญลกษณ เขยนไดดงน

43

44

รปท 3.5 วงจรและสญลกษณของ Exclusive OR Gate 45

Exclusive NOR Gate หรอ Comparators Exclusive NOR Gate หรอ Comparator คอวงจร Gate ทให Output เปน Logic 1 กตอเมอ Input ม Logic เหมอนกนและจะให Output เปน Logic 0 เมอ Input ม Logic ตางกน เราสามารถเขยนตารางความจรง รวมทงวงจร และสญลกษณไดดงน

46

47

48

• Inhibit Gate • Inhibit Gate คอ AND Gate ทม NOT Gate อยหนา Input อนหนง ซงสามารถเขยน Truth Table และวงจร พรอมทงสญลกษณของ Inhibit Gate ไดดงน

49

50

51

Input C ของ Inhibit Gate มหนาทเปนตวยบย ง (Inhibit) การท างานของ AND Gate กลาวคอ Output จะเปน Logic 1 กตอเมอ Input ทกตวเปน Logic 1 ยกเวน Input C (Inhibit Gate มชอเรยกอกอยางหนงวา Anti – Coincidence Gate) FAN-IN และ FAN-OUT FAN-IN คอ จ านวน Input ของ Gate ใด Gate หนง FAN-OUT คอ จ านวน Gate ทสามารถตอเขากบ Output ของ Gate อนๆ ได เพอความเขาใจถง FAN-IN และ FAN-OUT ขอใหศกษาตวอยางตอไปน

52

ตวอยางท 3.4 จงหาจ านวน FAN-IN และ FAN-OUT ของ Gate ทกตว จากวงจร Logic ตามรปท 3.8

53

รปท 3.8 แสดงจ านวน FAN-IN และ FAN-OUT

Gate FAN-IN FAN-OUT

1 3 5

2 1 1

3 1 3

Gate อนๆ 2 -

54

การเขยนวงจร Logic เบองตน การเขยนวงจร Logic จาก Boolean Expression หรอ

Switching Function ใหท าตามล าดบขนตอนดงน รวมเทอมทอยในวงเลบเขากบชนดของ Gate นนๆ เทอมทคณกน ใช AND Gate หรอ NAND Gate ตาม

Switching Function ทก าหนด เทอมทบวกกน ใช OR Gate หรอ NOR Gate ตาม Switching

Function ทก าหนด

55

56

57

58

การเขยน Switching Function จากวงจร Logic การเขยน Switching Function จากวงจร Logic ทก าหนดใหนน วธการเขยนตองเรมตนจาก Input มาทาง Output เรอยๆ ไปตามล าดบ จงสงเกตจากตวอยางตอไปน

ตวอยางท 3.6 จงหา Output ของ Gate แตละตว จากวงจร Logic ทก าหนดใหตอไปน

59

60

61

62

63

64

Canonical Form Canonical Form หมายถง Switching Function ทเขยนอยในรปของ Sum of Product หรอ Product of Sum โดยทแตละ Combination มตวแปรอยเตมจ านวน ถาเขยนอยในรปของ Product of Sum กเรยกวา Canonical Product of Sum Form และถาเขยนอยในรปของ Sum of Product กเรยกวา Canonical Sum of Product Form และกอนทเราจะศกษา Function ทงสองรปแบบน ควรท าความเขาใจความหมายของ Minterm และ Maxterm กอน

65

66

67

68

69

70

71

72

73

74

การออกแบบวงจร Logic ในการออกแบบวงจร Logic จาก Boolean Expression หรอ Switching Function หรอ Truth Table นน เราจะตองลดรป Function ของ Output ใหเหลอนอยทสดเสยกอน โดยใชทฤษฎของ Boolean หรอวธอนๆ ซงจะกลาวในบทตอไป ทงนกเพอใหวงจร Logic ทตองการมจ านวน Gate นอยทสด หรอมการลงทนในการสรางวงจรต า นอกจากนยงเปนการ

ลดเวลาหนวง (Delay Time) ของวงจรอกดวย

75

76

77

78

79

80

81

82

83

84

Timing Diagram Timing Diagram คอรปกราฟแบบหนงทใชแทนความหมายของสญญาณ Input และ Output ทมความสมพนธกนในวงจร Logic หรอ Switching Network จากตวอยางทผานมา เราสามารถออกแบบวงจร Logic จาก Truth Table ทก าหนดใหได และในท านองเดยวกน เรากสามารถออกแบบวงจร Logic จาก Timing Diagram ไดเชนเดยวกน ตวอยางท 3.12 จงออกแบบวงจร Logic จาก Timing Diagram ตอไปน

85

Input A

Input B

Input C

Output Y

86

วธท า จาก Timing Diagram ทก าหนดให พจารณาไดดงน เมอA = 0 B = 0 C = 0 จะได Output Y = 0 A = 0 B = 0 C = 1 จะได Output Y = 1 A = 0 B = 1 C = 0 จะได Output Y = 1 A = 0 B = 1 C = 1 จะได Output Y = 1 A = 1 B = 0 C = 0 จะได Output Y = 0 A = 1 B = 0 C = 1 จะได Output Y = 1 A = 1 B = 1 C = 0 จะได Output Y = 0 A = 1 B = 1 C = 1 จะได Output Y = 1

87

เปน Truth Table ไดดงน

Input Output

A B C Y 0 0 0 0 0 1 0 0 1 1 2 0 1 0 1 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 0 7 1 1 1 1 88

89

การออกแบบวงจร Logic โดยใช NAND หรอ NOR Gate เพยงอยางเดยว

เนองจาก NAND Gate และ NOR Gate เปนเกทสากลทไดรบความนยมในการน าไปใชในงานทวไป ดงนนการออกแบบวงจร Logic จงมกนยมทจะออกแบบใหวงจรประกอบดวย NAND Gate หรอ NOR Gate แตเพยงอยางเดยว ดวยเหตผลคอ เราสามารถทดดแปลงวงจรทประกอบดวย AND, OR หรอ NOT Gate ใหเปนวงจรทประกอบดวย NAND หรอ NOR Gate เพยงอยางเดยวได

90

• แตไมสามารถทดดแปลงวงจรใหประกอบดวย OR หรอ AND เพยงอยางเดยวได ดวยเหตผลดงกลาว ท าใหการลงทนในการสรางวงจรประหยดลงไปไดมาก ทงนเปนเพราะใน IC 1 ตว จะประกอบไปดวย Gate ใด Gate หนงเพยงอยางเดยวเทานน เชน IC เบอร 7400 หนงตว จะประกอบดวย NAND Gate ชนด 2 Input 4 ตว IC เบอร 7402 หนงตว จะประกอบดวย NOR Gate ชนด 2 Input 4 เปนตน

• จากตวอยางท 3.12 วงจรทไดตองใช IC จ านวน 3 ตว เพอประกอบเขาเปนวงจร แตถาใช NAND Gate แตเพยงอยางเดยว กใช IC เพยงตวเดยวเทานน กจะไดวงจรทท าหนาทเหมอนกนทกประการ

91

หลกการออกแบบวงจรใหประกอบไปดวย NAND Gate หรอ NOR Gate แตเพยงอยางเดยว มวธงายๆ โดยใชทฤษฎของ Boolean เขาชวย กลาวคอ

– จาก Switching Function ทไดใหใส complement เขาไป 2 ครง

– ใช De Morgan Theorem 1 ครง เพอให Complement เหลอเพยง Complement เดยว จากนนน า Switching Function ไปเขยนวงจรได

92

93

94

95

ตวอยาง 3.15 จาก Truth Table ทก าหนดให จงออกแบบวงจร Logicโดย (ก)ใช NAND Gate เพยงอยางเดยว (ข)ใช NOR Gate เพยงอยางเดยว

96

Input Output A B C Y

0 0 0 0 0 1 0 0 1 1 2 0 1 0 1 3 0 1 1 0 4 1 0 0 0 5 1 0 1 1 6 1 1 0 1 7 1 1 1 0 97

98

99

ตวอยาง 3.16 จงออกแบบวงจร Logic จาก Timing Diagram ทก าหนดให โดย

(ก)ใช NAND Gate เพยงอยางเดยว (ข)ใช NOR Gate เพยงอยางเดยว

100

Input A

Input B

Input C

Output Y

101

วธท า จาก Timing Diagram ทก าหนดให เขยนเปน Truth Table ไดดงน Input Output

A B C Y 0 0 0 0 0 1 0 0 1 0 2 0 1 0 1 3 0 1 1 1 4 1 0 0 0 5 1 0 1 1 6 1 1 0 1 7 1 1 1 1 102

103

104