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Vivado Design Suite 2016.1 版本扩展了 SmartConnect 技术，无需任何代码重写或增大时延即可为拥有数百万系统逻辑单元的高性能设计解决系统互联瓶颈。

白皮书： UltraScale 器件

WP478 (v1.0) 2016 年 4 月 15 日

采用 SmartConnect 技术实现突破性的 UltraScale+ 器件性能

摘要

系统性能一般不受本地数据处理的速度的限制，而更多地受处理模块和系

统接口间传递数据互联的选择以及走线时延的制约。

Vivado Design Suite 2016.1 版本提供的 AXI SmartConnect IP 专为低时延

和高系统吞吐量而设计。在这个版本中，赛灵思使用优化技术扩展了 SmartConnect 技术。这些优化技术包括有益歪斜优化、时间借用、自动重

定时和流水线分析，用于发现和消除系统性能瓶颈，且无需大量手动优化

以及成本高昂的架构修改。

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简介自 2015 年出货的赛灵思 UltraScale+™ 产品组合是业界唯一一款拥有 16nm FinFET 可编程技术的产品

系列。UltraScale+ 产品组合由 Zynq®、Kintex® 和 Virtex® UltraScale+ 器件组成，与 28nm 产品相

比能将性能功耗比提升 2-5 倍，实现如 5G 无线、软件定义网络和新一代高级驾驶员辅助系统等市场

领先的应用。

在 2016.1 版本中， Vivado Design Suite HLx 版本提供了 AXI SmartConnect IP。 2016.1 版本还扩展

了 SmartConnect 技术，无需任何代码重写或增大时延即可为拥有数百万系统逻辑单元的高性能设计

解决系统互联瓶颈，与 28nm 技术器件相比可将性能提升高达 2 倍。相比之下，其他解决方案要求繁

重的手动优化和成本不菲的架构选择，才能满足隔离 IP 设计的时序要求。

当在可编程器件上设计完整的片上系统时，系统性能一般不受本地数据处理速度的限制，而更多地受

处理模块和系统接口间传输数据的互联网络的选择以及走线延迟的制约。

通过权衡取舍和优化，可根据系统中数据传输的特性降低总体系统互联成本。借助 SmartConnect 技术， UltraScale+ 产品组合与 Vivado Design Suite 协同优化，可以为设计人员提供高性能功耗比。

SmartConnect 技术包括专门为低时延高系统吞吐量设计的系统互联 IP 和通过 UltraScale+ 产品组合

的架构创新实现的优化技术（具体见本白皮书介绍），可解决走线时延瓶颈。这些优化包括有益歪斜

优化、时间借用、自动重定时和用于发现系统瓶颈的流水线分析。

借助 AXI SmartConnect IP 实现高系统吞吐量系统互联架构是高性能设计的关键考虑因素。典型的互联网络包括可能具有极高面积利用率的高性能

交叉开关（与使用 FIFO 的数据宽度转换器、协议转换器、时钟域交叉电路和仲裁相结合）。作为替

代方案，软片上网络 (NoC) 一般占用面积较小、时延低、时钟频率较高，因此系统吞吐量较大。

AXI SmartConnect IP 是赛灵思的第三代 AXI Interconnect，它以 iARM® AMBA® AXI4 接口协议为基

础。新的 IP 保存在 Vivado IP 目录中，通过综合针对重要接口优化的、占用面积小的定制互联技术，

以低时延实现大系统吞吐量。

SmartConnect 技术在总体设计固有的特定互联要求范围内，通过针对性能和面积优化互联网络，提

升 AXI interconnect 互联的性能功耗比。从新型 AXI SmartConnect IP 获益大的是由多个 IP、DMA 和系统接口构成的系统，包括通过 AXI 互联连接的高带宽接口，诸如 DDR4 等。图 1 中的实例显示了 Vivado IPI 中描述的系统，该系统包括一个通过 AXI SmartConnect IP 驱动 DDR4 和闪存 /SRAM 接口

的 PCIe® DMA 子系统。




SmartConnect 技术还围绕时钟和系统复位拓扑引入了一系列易于使用的自动化特性。仲裁功能也经

过了优化，以在具备多个主 IP （例如有多个 DMA 和处理器子系统）的系统中提供大吞吐量，满足

高带宽接口（例如 DDR4）的要求。 SmartConnect 可扩展为超大型系统并能理想地流水线化，以提

高时钟频率和进一步降低数据传输位宽。

利用有益歪斜和时间借用优化实现突破性时钟频率在大型器件上设计定制硬件时，时钟频率往往受整个时钟网络中过度的时钟歪斜的限制，导致数据的

时钟超前或滞后。 UltraScale+ 产品组合提供类似 ASIC 的时钟网络，能大程度地降低时钟歪斜。另

外，意识到如果时钟歪斜受控也能带来益处，赛灵思添加了一个叶时钟（leaf-clock）延迟功能，能

对贯穿整个时钟网络的时钟延迟进行精细粒度控制。Vivado Design Suite 中的新优化技术可充分利

用这一特性的作用，添加有益歪斜，用以补偿互联逻辑走线网络中的走线时延，从而显著提升工作时

钟频率。在从时钟到负责采集较长组合路径输出的寄存器的路由上插入延迟元，可以让数据在被寄存

器采集之前有更多时间沿这些较长组合路径传播。

X-Ref Target - Figure 1

图 1：使用 AXI SmartConnect IP 的系统

M00_AXIM01_AXIM02_AXIM03_AXI

S00_AXIS01_AXIS02_AXIS03_AXIS04_AXIS05_AXIS06_AXIS07_AXIS08_AXIS09_AXI

smartconnect_0

MAXI_HPM0_LPD

zynq_ultra_ps_e_0

UltraSCALE+

ddr4_0

C0_DDR4C0_SYS_CLKC0_DDR4_S_AXI

ddr4_1

C0_DDR4C0_SYS_CLKC0_DDR4_S_AXI

axi_emc_0

EMC_INTFS_AXI_MEM

axi_emc_1

EMC_INTFS_AXI_MEM

M_AXIpcie_mgt

xdma_0

pcie_cfg_mgmt

axi_dma_7

axi_dma_6

axi_dma_5

axi_dma_4

axi_dma_3

axi_dma_2

axi_dma_1

M_AXI_SGM_AXI_MM2SM_AXI_S2MM

M_AXIS_MM2SM_AXIS_CNTRL

S_AXI_LITES_AXIS_S2MMS_AXIS_STS

axi_dma_0

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这种有益的歪斜技术的图解见图 2。通过在馈给寄存器 B 的时钟路径上引入 0.5ns 叶时钟延迟 , 寄存

器 A 的第一个上升沿和寄存器 B 的下一个上升沿直接会有完整的 2.5ns 时延，从而让数据完整地沿长

组合逻辑锥传播并且被正确地采集。叶时钟延迟产生有益歪斜，减少了从寄存器 B 到 C 的沿到沿延

迟，而组合逻辑锥只需要 1.5ns 即可完全传播。

借助叶时钟延迟在时钟网络中对时钟进行精细粒度控制，是一种有效降低走线延迟的功能强大的低成

本方法。在逻辑互联走线网络中添加数百万个功能简化的寄存器，用于物理重定时，复制，甚至流水

线化简单走线，这实际上时一种拙劣的时钟沿重定时方法。虽然这种重定时方法确实对长的关键路

径有用，就使用它需要添加数百万个功能简化的寄存器来降低走线延迟一件事，与有益歪斜技术相

比，显得成本高、效果低，会降低面积利用率、增大功耗和系统时延。


图 2：有益歪斜优化 – 调整时钟波形以大化频率

Useful Skew

0.5ns

2.0ns

0.5ns Leaf-clock Delayon Clock Route to Register B

Higher Clock Frequency

WP478_02_041116

Original Clock Waveform

Clock Waveform(All Registers)

LogicLogic

Logic Logic

A

A

B

B

C

C

Clock Waveform(Registers A and C)

Delayed Clock Waveform(Register B)

2.5ns 1.5ns

2.5ns 1.5ns




图 3 所示是 UltraScale+ 器件的叶 - 时钟架构截屏。

UltraScale+ 器件时钟网络包含可编程叶 - 时钟延迟。这种叶 - 时钟缓冲器有五个独立的延迟抽头设

置，无需设计人员干预便可让路由器自动优化叶 - 时钟延迟设置，从而纠正建立违规和保持违规。

Vivado Design Suite 会判定准确的抽头设置，帮助实现时序收敛。这种架构特性无需设计人员操心即

带来明显的好处。

时间借用是 UltraScale+ 器件支持的第二种优化技术，可用于自动满足性能要求。电平敏感锁存器中

的时间借用技术需要时序引擎进行复杂的分析。Vivado Design Suite 无需任何设计人员干预便可立即

执行分析。

这种器件架构还能让 Vivado Design Suite 把可配置逻辑模块 (CLB) 中的触发器配置为脉冲锁存器。

叶 - 时钟缓冲器中的专用电路可生成可编程逻辑脉冲。这让 Vivado 工具能够灵活地大幅提升性能。

UltraScale+ 器件架构加上可编程脉冲生成器和可配置锁存器的方框图见图 4。


图 3： UltraScale+ 器件的叶 - 时钟缓冲器延迟特性（用于实现有益歪斜优化）

ConfigurableLeaf Clock Buffer

Distribution Tracks

24

Delay 50ps

Delay 100ps

Delay 150ps

CE CE CE

CLB

CLB

CLB

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用流水线分析和重定时实现尽可能高的频率随着性能需求增加，架构级权衡产生的影响远比工具选项或简单的设计修改大。这种权衡通过插入流

水线寄存器级把长的关键路径切割成较小的、更快速的工作段，牺牲时延来提升时钟频率。

Vivado Design Suite 的流水线分析特性（report_pipeline_analysis）通过增加流水线寄存

器，独特而深入地洞察出设计瓶颈与机遇，以便提升设计的 FMAX。因为流水线会改变设计的顺序行

为，需要特别关注验证，因此会把重点放在提供准确的指引而非自动插入流水线级。

通过如下三步可充分发挥这一功能的作用。

1. report_pipeline_analysis 特性用于分析设计并给出总结。在内部该设计被细分为多个反

馈和前馈部分，流水线分析只对前馈段开展。


图 4：支持脉冲锁存器的 UltraScale 架构

ProgrammablePulse-Generatorand ConfigurableLeaf Clock Buffer

Distribution Tracks

24

CE CE CE

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CLBs withConfigurable

Latches

CLB

CLB

CLB




2. 细分完成后，就会制作一份设计的副本供探索使用。接着把时延级添加到前馈部分的探索模式中，

每次迭代后产生新的、更快的关键路径。

终直到因为新的关键路径已经足够快，插入流水线寄存器不能增加 FMAX，或者因为新的关键路

径构成反馈环路的一部分，无法进一步提升性能为止。流水线分析功能还会考虑可能的大工作

时钟频率。如果会造成 FMAX 远远超出器件能力范围，则不建议插入寄存器。在图 5 的示例报告

中，通过添加两个流水线级，结果共有 107 个寄存器添加到设计的特定前馈路径中（即列出端点

的地方），FMAX 可从 295 MHz 提高到 710 MHz。在本例中，反馈环路明显比前馈路径快，不会制

约通过流水线实现的性能提升。流水线分析在添加两级时延后停止。插入第三级很可能让估计的 FMAX 超出慢环路和器件大 FMAX 能力的极限。

3. 设计人员根据报告建议修改 HDL 代码，在路径的端点上添加两个流水线寄存器级。在启用新的重

定时优化后重新运行综合。这些新的寄存器级被自动重定时到前馈逻辑锥中，用于平衡关键路径。

图 6 所示的是这些增添的流水线寄存器（以绿色高亮显示）重定时到两个端点之间的关键路径上

（以蓝色高亮显示）。


图 5： report_pipeline_analysis 报告


图 6：寄存器在路径端点上添加到 HDL 中，经重定时对路径执行佳流水线

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因为流水线寄存器被有效插在 LUT 之间，对布局布线的总体影响极小。如图 7 所示，每个 LUT 在架构

上与两个寄存器配对，让 LUT 的输出直接路由到寄存器，不用任何代价。此外使用时间借用或有益歪

斜技术，该寄存器驱动的走线段引起的延迟也会降低。与这些技术相比，备选方法需要在互联架构上

添加数百万个寄存器，不但不能带来明显好处，而且还会增大面积占用、复杂性和功耗。

在顺序反馈环路中插入流水线级相当复杂，由于对此前周期数据的依存性，这样做会改变设计的功

能。对反馈环路进行流水线操作的成功概率极低，而且即便成功，也会显著增大占位面积，大幅降低

系统吞吐量。小环路有时可以手动转换，但大环路往往不能进行流水线操作。通过流水线分析，可发

现环路及其规模，以帮助设计人员评估转换它们的可操作性。参见：图 8。


图 7：专用 LUT- 寄存器走线，实现大性能


图 8：在不改变功能和降低吞吐量的情况下无法流水线化反馈环路

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Feedback PathFeedforward Path

Cannot Pipeline Cannot Pipeline Can Pipeline

Logic Logic Logic




实际例子：复杂无线射频设计图 9 中所示的例子是一种在设计上经过良好流水线化的复杂无线射频设计。它不包含任何关键反馈环

路，使用了 Virtex UltraScale+ 器件中 83% 的系统逻辑单元（XCVU9P —— 拥有 260 万个系统逻辑

单元的器件）。此外该设计占用了 76% 的 DSP 模块和 53% 的 Block RAM。


图 9：实现在 XCVU9P 上的大型无线射频设计

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VU9P-3 Speed Grade83% Utilization

714MHz




仅使用这种歪斜技术， Vivado Design Suite 2016.1 版本就能在前所未有的 714 MHz 上进行时序收

敛，如图 10 所示。本例说明高速性能如何能够实现在完整的被完全利用的可编程器件上，而不是与

用户设计无关联的一个小的示例 IP。虽然路径延迟是 1.5nS （或 667MHz）， 1.4ns （714Mhz）的要

求使用通过在实现过程中自动进行有益歪斜优化得到的 26ps 正时序裕量予以满足。

为将该性能与 28ns 器件对比，该设计尺寸缩减 2/3，以满足 28nm 器件上的较低占用率要求。在高

速度等级的器件上， Virtex®-7 FPGA 和 Vivado Design Suite 能实现 375MHz 的 FMAX。因此在这种

无线射频设计上， UltraScale+ 器件能立即提供比 28nm 器件高 1.9 倍（714MHz/375MHz）的性能

优势。

在这种良好流水线化的滤波器设计中，长走线延迟通过使用有益歪斜可得到缩短；使用更激进的流水

线化或重定时无法进一步提升性能。但是通过使用 AXI SmartConnect IP 把此类设计集成到更大系统

中能进一步提升性能。

总结SmartConnect 技术由 AXI SmartConnect IP 和 SmartConnect 优化功能组成，包括有益歪斜、时间借

用、重定时和流水线建议。 SmartConnect 技术能为高占用率设计实现前所未有的高时钟速度和高系

统吞吐量 .

新型 AXI SmartConnect IP 能创建定制互联架构，为特定设计大化系统吞吐量。

借助新的 UltraScale+ 器件时钟网络特性， Vivado Design Suite 中的新 SmartConnect 优化功能可

通过在时钟网络中添加有益歪斜，补偿互联逻辑域中的主要走线延迟。 Vivado Design Suite 生成的 report_pipeline_analysis 为在互联逻辑中可靠地插入流水线寄存器级提供指南，同时还检测

导致性能瓶颈的顺序反馈环路。后可以运用重定时来平衡路径延迟，尤其是在流水线过程中在设计

的接口上添加了额外的寄存器后。

赛灵思 UltraScale+ 产品组合与 SmartConnect 技术相结合，消除了拥有数百万个系统逻辑单元的高

性能设计的系统互联瓶颈。


图 10：用于示例射频设计的时序报告 —— 时序在 1.4ns 时钟周期 (714MHz) 下收敛

Name Path 3Summary

Slack 0.026nsSource fir_filte

fir_filteDestinationPath Group clk1Path Type SetupRequirement 1.400nsData Path Delay 1.503ns

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日期版本修订描述

2016 年 4 月 15 日 v1.0 赛灵思初始版本

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