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大分大学工学部知能情報システム工学科

集積回路の組込み自己テストにおけるテスト品質向上

大竹哲史

2014/7/29Copyright 2014 Oita University. All rights reserved1

概要

2014/7/292

背景

組込み自己テスト(BIST) スキャンベースBISTにおけるLFSRリシーディング

従来技術とその問題点

本技術

シード生成法①：スタティック故障対応

シード生成法②：遅延故障対応

用途・課題

産学連携

まとめ

Copyright 2014 Oita University. All rights reserved

組込み自己テスト(BIST)

2014/7/293

製造テスト

ATEピン数・メモリの制約

スキャンベースBIST（疑似ランダムテスト）

BIST援用スキャンテスト（ATE併用、決定論的テスト）

製造ばらつきに対応する精密なテストが不可欠

マージンの十分性確認

フィールドテスト

ATE使用不可

スキャンベースBIST（疑似ランダムテスト）

劣化検知に対応する精密なテストが不可欠

スラックの減少状況を確認


BISTにおけるテスト品質向上

2014/7/294

スキャンベースBISTの問題

テスト時間

ランダムパターン耐性故障（RPRF）微小遅延欠陥への対応

テストポイント挿入

テスト容易化設計（DFT）アプローチ

リシーディング

ランダムアプローチ

テストパターン生成（ATPG）アプローチ（本技術）


対象BISTモデル

2014/7/295

本技術：リシーディング向けLFSRシード生成


Com

bina

tiona

lC

ircui

t

Sca

n FF

s

ＬＦＳＲ

SI

PIs POs

SO

MIS

R

BISTモデル

CUT

従来技術とその問題点

ツーパスシード生成

スキャンFF、PIの値はシード変数の関数として表現できる

テストキューブを満たすシード変数の値を求める


ネットリスト（ATPGモデル）

シードATPG テストキューブ

シード変換

ツーパス

テスト生成モデル（通常のスキャンテスト生成）

Com

bina

tiona

lC

ircui

t

Sca

n FF

s

SI

PIs POs

SO

Test

Cub

e

従来技術の問題点

2014/7/297

ツーパスシード生成

故障検出率ロス（故障の見逃し）

テストキューブをシードに変換できない場合がある

シード数の増加

シード変換率を上げるためのケアビット数低減ATPGによりシード数が多くなる傾向



シードATPG テストキューブ

シード変換

ツーパス

新技術の特徴

2014/7/298

ワンパスシード生成

完全なシード生成（ロスなし）

シードが存在する場合には必ず生成（ATPG依存）

検出不能故障判定可能

ATPGでシード品質評価可能

シード数削減

シード品質向上



ATPG シードシード生成モデル

ATPGモデル変換（ATPG制約追加）

ワンパス

Sca

n FF

s

SI SO

シード生成法①（スタティック故障向け）

2014/7/299

ATPGを用いて直接シードを生成する（ワンパス）

XORネットワーク：LFSRの機能をスキャン長だけ時間展開した組合せ回路


本技術のシード生成モデル（スタティック故障向け）

Com

bina

tiona

lC

ircui

t

PIs POs

PPIs

PPOs

XO

R

Net

wor

k

SeedVariables

Test

Pat

tern

(See

d)

例：サンプル回路

2014/7/2910

LFSR :3ステージ、CUT: 2入力3スキャンFF


FF2FF0 FF1

SFF0

SFF1

SFF2

PI0 PI1 SI

LFSR

CUT

CombinationalCircuit

PO0 PO1 SO

例：LFSRの時間展開

2014/7/2911

PIとスキャンFFの値をシード変数の関数で表現


FF2FF0 FF1

PI0 PI1 SI

LFSR

S0 S1 S2

S2 S0 xor S2 S1

S1 S2 xor S1 S0 xor S2

Tim

e

Test pattern

例：XORネットワーク

2014/7/2912

PIとスキャンFFのシード関数を組合せ回路で表現

LFSRの時間展開モデル


PI0 PI1 SFF0

S2S1S1 S2 xor S1 S0 xor S2

Test pattern

SFF1 SFF2

S2S0 S1

Seed

XOR network

例：テスト生成モデル

2014/7/2913

XORネットワークをCUTに接続


CombinationalCircuit

PO0 PO1

PI0 PI1

SFF0

SFF1

SFF2

S2S0 S1

PPO0

PPO1

PPO2

XOR Network

評価実験（縮退故障）

2014/7/2914

実験環境

ベンチマーク回路：ITC'99ベンチマーク回路（抜粋）

対象故障：RPRF（10k疑似ランダムパターン印加後未検出）


LFSR 100ステージ、1タップ

プロセッサ／メモリ Intel Xeon X5675 3.06GHz／40GB論理合成・DFT／テスト生成 Design Compiler／TetraMax (Synopsys)SATソルバ（従来技術シード変換） MiniSAT

回路名 #PIs #POs #Gates #FFs #SCs SCLen. #Faults #RPRFsb18 37 23 94,249 3,320 3 1107 687,576 192,571b19 24 30 190,213 6,642 22 302 1,385,822 415,265b20 32 22 17,158 490 5 98 120,882 10,751b21 32 22 17,482 490 17 30 123,220 15,377b22 32 22 25,460 735 5 147 179,614 16,779

評価方法（1パターン展開/シード）


故障リスト

シード

ATPG

テストパターン

シード変換 ATPG

シード

シード生成モデル

ATPGモデル変換（ATPG制約追加）

展開パターン集合

1パターン展開

故障シミュレーシン

検出情報

ネットリスト

検出情報

従来技術（ツーパス）本技術（ワンパス）

実験結果（縮退故障）

2014/7/2916

故障検出率向上／シード数削減同等の検出率のものはシード数大幅削減（～約1/3）シード数が増えたものは故障検出率を大幅向上（～約20倍）

テスト生成時間にインパクトなし本技術はテスト生成モデルが従来技術と比べて大きくなる

従来技術のドントケア付きテスト生成にも時間がかかる


回路名従来技術本技術

% FC シード数 CPU(秒) %FC %FE シード数 CPU(秒)b18 95.22 22,541 34.51 97.07 98.43 8,896 20.25b19 86.29 43,784 142.65 93.32 97.74 17,594 65.32b20 39.35 349 1.31 90.30 99.37 1,012 0.87b21 3.15 56 1.73 76.33 97.72 941 3.77b22 58.06 841 1.94 95.21 99.13 1,455 1.30

シード生成法②（遅延故障向け）

2014/7/2917

ブロードサイド（LoC）方式向けシード生成モデル

通常のLoCモードのテスト生成を行う

付加MUX：スキャンシフト中、および、第1パターン印加時は1、第2パターン印加時は0となるよう制御


Sca

n FF

sSI SO

本技術のシード生成モデル（遅延故障LoCテスト向け）

Com

bina

tiona

lC

ircui

t

PIs POsX

OR

N

etw

ork

SeedVariables

Test

Pat

tern

(See

d)

FFSE0

11st

Pat

tern

2nd

Pat

tern

評価実験（遷移故障）

2014/7/2918

実験環境

ベンチマーク回路：ITC'99ベンチマーク回路（抜粋）

対象故障：RPRF（10k疑似ランダムパターン印加後未検出）


回路名 #PIs #POs #Gates #FFs #SCs SCLen. #Faults #RPRFsb18 37 23 94,249 3,320 10 332 709,696 451,785b19 24 30 190,213 6,642 22 302 1,403,498 905,146b20 32 22 17,158 490 5 98 121,950 20,775b21 32 22 17,482 490 5 98 124,272 23,542b22 32 22 25,460 735 5 147 181,168 32,002

LFSR 100ステージ、1タップ

プロセッサ／メモリ Intel Xeon X5675 3.06GHz／40GB論理合成・DFT／テスト生成 Design Compiler／TetraMax (Synopsys)SATソルバ（従来技術シード変換） MiniSAT

実験結果（遷移故障）


Circuit従来技術本技術

%FC シード数 CPU(秒) %FC %FE シード数 CPU(秒)b18 29.94 19,644 1,431.82 35.74 37.14 10,071 902.48b19 31.34 40,569 4,734.01 36.51 37.37 18,679 2,853.53b20 18.42 734 25.93 32.72 35.41 886 26.05b21 15.23 688 29.57 38.10 40.80 1,105 29.03b22 13.74 785 47.33 41.51 43.68 1,700 36.33

故障検出率向上／シード数削減同等の検出率のものはシード数大幅削減（～約1/2）シード数が増えたものは故障検出率を大幅向上（～約2.5倍）

テスト生成時間にインパクトなし本技術はテスト生成モデルが従来技術と比べて大きくなる

従来技術のドントケア付きテスト生成にも時間がかかる

評価実験（遷移故障・128パターン展開）

2014/7/2920

設定

回路：b19（ITC'99ベンチマーク）

対象故障：50k疑似ランダムパターン印加後未検出故障

各シードから128疑似ランダムパターン生成

検出率がも早く立ち上がるようにシード並び替え

シード生成状況


回路名全故障数対象障数シード数

従来技術本技術 (%FC, %FE)b19 1,403,498 760,079 30,227 15,807 (28.3, 29.4)

実験結果（遷移故障・128パターン展開）

2014/7/2921

従来技術が到達できた大検出率：65% 本技術は同じ検出率に到達するのに要するシード数を25%削減


#seed %FC#seed @ %FC %FC @ #seed

63 64 65 1,000 2,000 3,000 4,000 5,000

従来技術 30,227 65.08 4,410 6,678 11,956 58.34 60.87 62.03 62.76 63.29

本技術 15,807 65.22 3,658 5,728 8,989 58.75 61.38 62.50 63.21 63.69

5859606162636465

故障検出率推移比較（全代表故障）

従来技術本技術

テスト時間25%削減

想定される用途

スキャンベースBIST（製造テスト／フィールドテスト）

高品質テスト

特定の故障を検出

テスト時間削減

所望の検出率へ少ないシード数で到達

テストデータ量削減

シード数の削減


実用化に向けた課題

シード生成モデルの自動生成

プロトタイプの対応状況

設計フロー： Synopsys DesignCompiler/TetraMax 設計データ： Nangate 45nmライブラリ、フラットネットリスト

BIST付加機構: フェーズシフタ、トグル数低減スキャンイン

実際の回路に対するカスタマイズ、評価など

他の設計ツールでのテスト生成モデルの有効性評価

製造ライブラリや階層記述方式への対応

その他付加機構への対応


企業への期待

2014/7/2924

半導体メーカとの共同研究製造テストコスト削減

リシーディングベースBIST BIST援用スキャンテスト

製品の付加価値フィールドテスト／劣化検知機能の搭載

新たなニーズの提供

半導体を含めたシステムメーカとの共同研究信頼性・コスト適化

新たなニーズの提供

※本技術は「半導体集積回路の劣化検知のためのフィールドテスト技術」の要素技術として採用（平成25年度新技術説明会資料参照）


本技術に関する知的財産権

シード生成法①

発明の名称：スキャンBISTのLFSRシード生成法

出願番号：特願2013-148812 出願人：大分大学

発明者：大竹哲史、森保孝憲

シード生成法②

発明の名称：遅延故障に対するスキャンBISTのLFSRシード生成法

出願番号：特願2013-148663 出願人：大分大学

発明者：大竹哲史、本田太郎


産学連携の経歴

1997-2008年度 (株)STARCと共同/受託研究実施奈良先端大（共同研究者）

2008-2013年度 JST-CREST事業九工大、首都大、奈良先端大、大分大（共同研究者）

2011年度- (株)日立製作所と共同研究実施

2013年度- ルネサスエレクトロニクス(株)と共同研究実施


まとめ

2014/7/2927

集積回路の組込み自己テストにおけるテスト品質向上

ワンパスシード生成法の提案

スタティック故障

遅延故障

お問い合わせ先

国立大学法人大分大学産学官連携推進機構産学官連携コーディネーター江隈一郎

ＴＥＬ: 097-554-7969ＦＡＸ: 097-554-7740E-mail: coordinator＠oita-u.ac.jp


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