高速 fpga のプリント基板の設計ガイドラインaltera corporation 3 an 315: 高速fpga...

2004年 2月 ver. 1.1 Application Note 315

高速 FPGAのプリント基板の設計ガイドライン

はじめに過去 5年間のうちに、本格的なアナログ CMOSプロセスの開発では、デジタル分野での高速アナログ・デバイスの使用が主流となりました。150MHz以上のシステム速度がデジタル・ロジックで一般的になっています。2～ 3年前までハイエンドでハイスピードと見なされていたシステムも、今では安価で簡単に実装されます。しかし、このように高速なシステム速度を完成するには、アナログ・システム・デザインの概念をデジタルの領域へ持ち込む必要があります。この資料は、高速システムに関連するプリント基板（PCB）のレイアウトおよびデザインのためのガイドラインです。

「高速」が意味するのは、単に高速な通信レート（例えば、1Gbpsより高速）だけではありません。立ち上がり時間が 600ps の TTL（Transistor-Transistor Logic）信号も高速信号と見なされます。これによって、PCB 全体を綿密なターゲット化されたボードのシミュレーションとデザインの対象に含めます。設計者はボードの不連続性を考慮する必要があります。「TDR」および「不連続性」の項では、PCBにおける不連続性の除去方法について説明します。不連続性の原因には、ビア、配線の直角曲げ、コネクタなどがあります。

「終端」の項では、PCBでの信号の終端について説明します。終端抵抗の配置と選択は、反射を防止するのにきわめて重要です。

システムの高速化が進むにつれて、システムは、ノイズ・マージンと雑音余裕度が優れているという理由により、シングル・エンド信号ではなく、差動信号を使用するようになります。差動信号の場合、PCB 設計者は特にトレース・レイアウトに注意する必要があります。「トレース・レイアウト」の項では、トレース・レイアウトの観点から差動トレースを説明します。また、この項では、シングル・エンド信号と差動信号に同様に悪影響を及ぼす可能性があるクロストークについても説明します。

高密度、高速スイッチング（数百の I/Oピンが 500psを上回る高速な立ち上がり時間および立ち下がり時間でスイッチング）では、電源電圧に大きな過渡変化が生じます。このような過渡変化が発生するのは、周波数が高くなるほど比例的に信号スイッチングによる消費電力が増加するためです。その結果、デバイスはアナログおよびデジタル回路の両方が電力を引き出せる安定した電力リファレンスが得られません。この現象は、同時スイッチング・ノイズ（SSN）と呼ばれます。「誘電体材料」の項では、綿密なボード・デザインによって、このような SSN 問題をなくす方法について説明します。

Altera Corporation 1

AN-315-1.1/JP

AN 315: 高速 FPGAのプリント基板の設計ガイドライン

「同時スイッチング・ノイズ」および「デカップリング」の項では、電源デカップリングおよび PCB レイヤ・スタックアップについて説明します。この資料では、デカップリング方法およびデカップリング量の選択方法、容量性デカップリングの理論について説明します。また、これらの項では、デカップリングの問題への実際の対応策についても説明します。「レイヤ・スタックアップ」の項では、レイヤ・スタックアップについて説明します。

確実に最高のシステム性能を実現するために、この資料で説明する最善策に従うことが重要です。この資料の内容は、アルテラの高速 PCBでの経験と実績に基づきます。シミュレーションは、アナログ回路シミュレータの Hspiceを利用して実施しています。異なる構造に対する RLGC パラメータの抽出には、Ansoft 2D および 3D フィールド・ソルバを使用し、SSN のシミュレーションには、SigritySpeed2000ツールを使用しています。

この資料は、アルテラWebサイト（www.altera.co.jp）で提供されているボード・レイアウト例と併せて利用してください。また、このボード・レイアウト例に関する質問はお問い合わせください。このボード・レイアウト例は、Stratix GX 開発キット・ボードの設計時の具体的なガイドラインです。この例には、回路図、ボードに適したレイアウト・ガイドライン、ボード・レイアウト、およびスタックアップ情報などが記載されています。

また、この資料と併せて、設計中のアルテラの FPGAの特性評価レポートもご使用ください。この資料はボード・デザインに必要なデザイン・ガイドラインとして利用でき、特性評価レポートはデバイス性能を把握するのに役立ちます。

この資料または高速ボード・デザインに関する詳細情報や質問についてはお問い合わせください。

TDR TDR（Time-Domain Reflectometry）は、伝送経路における不連続性を観察する手段です。TDRは伝送媒体を介してパルスを送信します。エネルギーのパルスが伝送経路の終点または伝送経路内の不連続性に到達すると、反射が起こります。設計者は、これらの反射から不連続性のサイズと場所を特定できます。このアプリケーション・ノートに記載する多くの例では TDRを使用しており、ここでは TDRについて説明します。

図 1 は、PCB に接続されていないケーブルの TDR 電圧プロットを示したものです。中央のラインは、長さ 1 メートルの 50-Ω のケーブルです。ポイント A でパルスが開始（Zo=50Ω）してケーブルを通じて伝送され、伝送線路の終点（ポイント B）で停止します。伝送線路の終点が開いているため、無限インピーダンス（ZLOAD=α）が存在します。したがって、この負荷における反射係数は次の式で求められます。

反射係数 = (ZLOAD – Zo)/(ZLOAD + Zo)

この例での反射係数 = (α – 50)/(α + 50) = 1

2 Altera Corporation


信号全体が反射します。ポイント Bでは信号の振幅が 2倍になります。図 1を参照してください。

図 1. PCBにケーブルが接続されていない状態での TDR電圧プロット

同じメートル長のケーブルを、SMA コネクタを介して PCB に接続するとプロットが変化します。図 2を参照してください。SMAコネクタは本質的に誘導性というよりも容量性なので、容量性負荷となり、TDRプロットでは一時的低下として示されます。

50Ωケーブル

ポイントBポイントA



図 2. ケーブルが PCBに接続された状態での TDR電圧プロット

図 3 は、SMA コネクタの曲線の拡大図です。TDR 解析のために送信されたパルスの立ち上がり時間が非常に小さい（約 20ps）ため、TDR電圧プロットは伝送経路におけるすべての不連続性を示しています。

SMAは伝送経路におけるキャパシタンスの不連続性であるため、電圧プロットには信号の一時的低下として示されます。理想的な伝送線路のインピーダンスは、次の式で定義されます。

したがって、キャパシタンスが増加すると、インピーダンスは低下します。インダクタンスの不連続性の場合は、インピーダンスが増加し、TDRプロットには一時的な増加として示されます。TDRプロットの曲線からキャパシタンスとインダクタンスを計算できます。図 3 に示すように、プロットが一時的低下を示している場合はキャパシタンスを計算できます。

ボード・トレースおよびコネクタが原因で追加された部分

ZO = L

C



図 3. PCBの SMAコネクタ周辺部の TDR電圧プロット

TDRプロットにおける一時的低下を等価回路で表すと、図 4に示すように、グランドに接続したキャパシタになります。

図 4. キャパシタンスの不連続性がある伝送線路の等価回路

このタイプの回路の RC方程式は次のとおりです。

R = Zo/2

RC = ZoC/2

SMAの支配的キャパシタンスによる一時的低下

C

Z0 Z0

伝送線路

キャパシタンスの不連続性



2つの伝送線路は、互いに並列であるかのように動作します。

曲線から電圧（ V）と立ち上がり時間（Tr）を求めることができます。次に、式に値を代入できます（Zo=50Ω）。

( V/250 mV) = 1 − (Tr /2RC)

この式から RC時間定数を求めます。また、曲線から RC時間定数の近似値を求めることもできます。立ち上がり時間の 0～ 63%が RCです。RCが分かったら、その RCからキャパシタンス（信号で示した不連続性）を求めることができます。

不連続性が本質的により誘導性と見なされる（つまり曲線が上昇する）場合、信号は図 5 のような回路を通過することになります。伝送線路が分割され、その間にインダクタンスの不連続性が存在します。

図 5. インダクタンスの不連続性がある伝送線路の等価回路

次の 2つの式からインダクタンスの不連続性（L）を求めます。

R = 2Zo

L/R = L/2Zo

インダクタンスを求めるには、次の式に（Zo=50Ωを使用します）。

( V/250 mV) = 1 − (Tr × Zo /L)

図 6は、PCB伝送経路の断面を示したもので、多くの不連続性が見られます。

∆

∆

Z0 Z0

伝送線路

インダクタンスの不連続性

∆



図 6. PCBの断面における TDR電圧プロットの例

TDR プロットが図 7 に近い場合、電圧の一時的低下を考慮して、SMA コネクタで誘導されるキャパシタンスの不連続性を計算します。

図 7. PCB部に対する TDRプロット

次の式のの Trと Vを

( V/250 mV) = 1 − (Tr /2RC)

図 8に示す曲線から求めることができます。



50Ω伝送線路

ビア、0.7pF

ドライバ側

インピーダンスが55.9Ωに増加

SMA、1.196pF

∆

∆



図 8. SMAの TDRプロット

この例では次の式が成立します。

RC = (Tr × 250 mV)/2 (250 mV − ∆V) = 29.9 ps

この式から次の式が得られます。

RC = ZoC/2

したがって、Zo=50Ωの場合、C=1.196pFとなります。

この項の例は、シミュレータで不連続性をモデル化するときに使用できます。ただし、TDR を使用して不連続性の寄生を抽出するのではなく、2D- および 3D-フィールド・ソルバでの不連続性をモデル化できます。

不連続性伝送経路での不連続性は信号を劣化させます。立ち上がり時間が高速な信号の方が、低速な信号よりも劣化が激しくなります。したがって、高速ボードの設計には、不連続性に関連する問題を回避するために慎重なプランニングが必要です。この項では、伝送経路に関連したインダクタンスおよびキャパシタンスの不連続性について説明します。


図 9は、2つの異なる SMAコネクタ（一方の SMAコネクタは 50Ω、他方の SMAコネクタは 58Ω）の TDR電圧プロットを示したものです。曲線は、領域内でのインダクタンスの増加により上方に変化しています。

「TDR」の項では、TDR 電圧プロットおよび図 9 に示す不連続性のインダクタンスの計算方法について説明します。

Tr

∆V



図 9に示す 2つのプロットは、SMAコネクタによる 2つの異なる不連続性を表しています。ピークが高い方の曲線は、インダクタンスの不連続性が約 3.8nH のコネクタを表します。ピークが低い方の曲線は、インダクタンスの不連続性が約2.6nH のコネクタを表します。このグラフから、これらの両方の曲線の不連続性のインダクタンスを計算できます。

図 9. SMAコネクタのインピーダンス曲線

図 9は、2つの SMAコネクタを介して伝送される 3.125Gbps信号を示します。信号の立ち上がり時間は約 70psです。

図 10 は、信号が低インダクタンス（不連続性 2.6nH）SMA コネクタを通過するときのアイ・オープニング・プロットです。アイ・オープニングは 336mV、ジッタは 20psです。

高インダクタンスのSMAに起因する不連続性

低インダクタンスのSMAに起因する不連続性

58Ω伝送経路

50Ω伝送経路



図 10. 低インダクタンス SMAコネクタのアイ・オープニングとアイ・オープニングの拡大図

アイの拡大図（図 10）からジッタが容易に読み取れます。ピーク・トゥ・ピーク・ジッタは約 20psです。

図 11も同じ信号のアイ・オープニング・プロットです。ただし、この場合、信号はよりインダクタンスの高い SMA コネクタに起因する 3.8nH のインダクタンスの不連続性を通過しています。アイ・オープニングは約 332mVです。これらのプロットを比較すると、図 11のプロットの方が図 10よりジッタが多く見られます。

アイの拡大図（図 11）からジッタが容易に読み取れます。ピーク・トゥ・ピーク・ジッタは約 24psです。

拡大図、低インダクタンスSMAコネクタアイ・オープニング、低インダクタンスSMAコネクタ



図 11. 高インダクタンス SMAコネクタのアイ・オープニングとアイ・オープニングの拡大図

誤ったタイプのコネクタを使用したり、伝送経路に他の形のインダクタンスの不連続性が加わったりすると、ジッタが増加し、アイ・オープニングが縮小します。ジッタの増加は、立ち上がり時間が高速な信号では重大な問題になります。また、信号により大きなストレス（すなわち、ランダムなストレス）が加わると、ジッタがより顕著になります。


この項では、通常、伝送経路にコンポーネントが導入されたときに生じるキャパシタンスの不連続性の影響について説明します。

図 12の 2つのコネクタのプロットは、1つは低キャパシタンスの不連続性として、もう1つは高キャパシタンスの不連続性として作用する容量性負荷を示します。負荷のキャパシタンス（C）は次の式から計算することができます。

ρ = RC = (ZoC/2)

容量性負荷の計算について詳しくは「TDR」の項を参照してください。

低容量性コネクタ（1.2pF）として見なせる最初のコネクタを介して、3.125Gbps信号（擬似ランダム・バイナリ・シーケンス（PRBS）パターン）が送信されています。アイ・オープニングとジッタは他方のコネクタで観察されます。

拡大図、高インダクタンスSMAコネクタアイ・オープニング、高インダクタンスSMAコネクタ



図 12. 高および低容量性負荷コネクタにおけるキャパシタンスの不連続性の影響

図 13は、1.2pFの不連続性を誘導するコネクタのアイ・オープニングを示します。アイ・オープニングは約 330mVの差動電圧です。アイの拡大図はピーク・トゥ・ピーク・ジッタが約 27psであることを示しています。

高キャパシタンス

低キャパシタンス

伝送線路



図 13. 低キャパシタンス・コネクタのアイ・オープニングとアイ・オープニングの拡大図

図 13は、高容量性コネクタと見なすことができる 2番目のコネクタを介して送信された 3.125Gbps PRBSパターンを示しており、アイ・オープニングとジッタは他方のコネクタで観察されます。

図 14 は、キャパシタンスが 2.9pF の SMA コネクタを通過する同じ信号のアイ・オープニングを示します。アイ・オープニングは約 280mV の差動電圧です。アイ・オープニングの拡大図は、ピーク・トゥ・ピーク・ジッタが 43psであることを示しています。

拡大図、低キャパシタンス・コネクタアイ・オープニング、低キャパシタンス・コネクタ



図 14. 高キャパシタンス・コネクタのアイ・オープニングとアイ・オープニングの拡大図

伝送経路にコネクタとコンポーネントを追加することはできるだけ避ける必要があります。ただし、コネクタが必要な場合は、伝送経路でインダクタンスまたはキャパシタンスの不連続性、あるいはその両方の不連続性が最小になるコネクタを選択してください。3.125Gbps信号が 2.9および 1.2pFのキャパシタを通過するとき、ジッタと振幅に大きな影響があります。アイ・オープニングは振幅差が50mVであることを示し、拡大図はピーク・トゥ・ピークのジッタ差が 16psであることを示しています。

伝送経路に関連する不連続性

この項では、次に示すような伝送経路に関連するいくつかの不連続性について説明します。

ビア直角ベンド

ビア

ビアはエッジを低速にして反射を引き起こすので、トレースの配線時はビアとレイヤの変更をできるだけ避けてください。ビアは本質的に誘導性と容量性の両方の性質を備えていますが、主として容量性です。差動信号を使用するデザインにはビアが必要です。ただし、真の信号と相補信号間で不連続性を同じにするには、差動ペアの各信号に対してビアが同じ形態でなければなりません。したがって、ビアで誘起される不連続性に起因する信号変動はコモン・モードです。差動モード不連続性は、ダイナミック・レンジで縮小を引き起こします。

拡大図、高キャパシタンス・コネクタアイ・オープニング、高キャパシタンス・コネクタ



ブラインド・ビアは、フル・サイズ・ビアと比較すると、より高価ながら小型で不連続性としての作用が低くなります。ブラインド・ビアは PCBを貫通せず、ビアから不連続性を低減するように設計されています。フル・サイズ・ビア使用時の性能を向上させるには、ビアを伝送線路と直列に使用します。ビアのスタブは、容量性スタブとなります。

図 15は 18層ボードを示します。レイヤ 1、3、16は信号層です。トレースをレイヤ 1からレイヤ 16に、レイヤ 3を経由しないで配線します。レイヤ 3で止まるトレースを配線すると、ビアのスタブの一部が容量性スタブとして作用します。

図 15. トレース・スタブ付き 18層ボード

ボード・デザインが以下の事項に関連する場合、容量性スタブがビアに与える影響はさらに顕著になります。

信号速度がより高速ボードがより厚い必須ではない余分なビア・パッド

スタブ（配線にレイヤ3使用時）レイヤ1

レイヤ16



厚さ93ミルのボードは、同じ周波数で動作する厚さ200ミルのボードほど3.125Gbps信号に影響しません。したがって、ボードが厚すぎる場合、ビアはシグナル・インテグリティ（3.125Gbpsにおける）に影響を与えます。

可能であれば、ビアとビア・スタブを避けます。また、パッドはパッド間にパラレル・プレート・キャパシタンスを生成するため、不要なパッドは取り除いてください。厚さ 100 ミルのボードを設計するときは、3.125Gbps 信号のためにビアを広げる必要はありません。ただし、厚さが 100 ミルを超えるボードにはビアを広げることを推奨します。

伝送線路の電流の流れによって磁界が生じます。磁束線はリファレンス構造にリターン電流を誘導します。伝送線路にリファレンス・プレーンに面する幅の広い面があると、ほとんどのリターン電流は伝送線路にあるリファレンス・プレーンの表皮厚の部分を流れます。表皮厚は、次の式で求めることができます。

表皮厚 = 1/

ここで、

f = 周波数µo = 真空の透磁率µr = 比透磁率σ = 材料の導電率

リファレンス・プレーン上の任意のポイント x における電流密度は、次の式で求めることができます。

Ix = Io e-x/do

ここで、

Ix = xにおける電流密度Io = 表皮厚における電流密度x = 表面からの距離do = 表皮厚

リターン電流のために適切な経路が必要です。図 16は、差動信号のペア（赤と緑で示す構造）のために層を変更した様子（レイヤ 1からレイヤ 13への変更）を示します。信号はポイントAをスタートし（図16）、ポイントBに伝送されます（図18）。

図 16 から 18 は、信号線に堅牢なリファレンス・プレーン（薄青で示す構造）が提供されていることを示します。

必要に応じて GNDアイランドを作成します。GNDアイランドを作成するときは、プレーンを基準とする他の信号がスプリットを通過しないようにします。信号がスプリットを通過すると、ループが大きくなり領域のインダクタンスも増加します。

πfµo µrσ( )



図 16. レイヤの変更

レイヤを変更する際は、リターン電流経路に GNDビアを設ける必要があります。リターン・パスに GND ビアがない場合、リターン電流は直近の経路を探しますが、それらが十分に隣接しているとは限りません。その場合、電流は長い経路を流れるためループが大きくなります。ループを通過する磁束線数により、ループの延長に伴ってインダクタンスも増加します。図 16には 2つのビアしか示していませんが、信号ビアを囲むビアを増やすことを推奨します。

図 17は、図 16でのレイヤ変更を側面から見たものです。信号はレイヤ 1からレイヤ 13に伝送されます。各レイヤにはビア・パッドがあります。パッド間にパラレル・プレート・キャパシタンスが存在するため、不必要なパッドによって容量性負荷が増大します。そのため、ビアを伝送線路に直接接続するパッドを除いて、すべてのパッドを取り除きます。

グランド・ビア

Point A



図 17. レイヤ変更を側面から見た状態

図 18 では、GND アイランドによって信号に最適なリファレンス経路を提供しています。GNDビア（薄青で示す構造）は、過度な不連続性を避けるために持ち上げられています。

図 18の PCBには十分な GNDビアがないため、信号ビアの周囲に GNDビアを追加して、2つの信号線に均等に分散させる必要があります。図 18では、差動ペアの一方にのみ GNDビアが隣接しています。

トレース

トレース不必要なパッド



図 18. ポイント Bへの伝送経路

図 19は、厚さ 93ミルの Stratix™ GX開発ボードのサンプル・ビアの TDRプロットを示しています。このビアのキャパシタンスの不連続性は 0.7pF と見なすことができます。このビアは、18層ボードのレイヤ 1とレイヤ 13上の 2つの伝送線路を接続します。

グランド・アイランド

Point B

グランド・ビアが不十分

グランド



図 19. 厚さ 93ミルのボード上のビアに起因するキャパシタンスの不連続性

直角ベンド

伝送線路のインピーダンスの不連続性を最小にするには、直角ベンドの使用を避けます。ベンド部で、有効伝送線路幅が増加し、その結果インピーダンスの不連続性が生じてキャパシタンスが増加します。

90°ベンドではなく、45°マイター・ベンドを使用します。45°マイター・ベンドは、インピーダンスの不連続性を最小に抑えることによって信号の反射を低減します。

また、直角ベンドはアンテナと見なすこともできます。図 20は、インピーダンスの寸法が 50Ωの FR4誘電体（εr =4.1、誘電正接 =0.022）に埋め込まれた 60ミルの伝送線路を示しています。90°および 45°ベンド（図 21を参照）のトレースは、SPICE モデルによってシミュレートされます。寄生は 3D フィールド・ソルバで抽出されます。

SMAに起因する一時的低下ビアに起因する一時的低下



図 20. 伝送線路の 90°ベンド

図 21. 伝送線路の 45°ベンド

パワー・プレーン

グランド・プレーン

5ミル幅、50Ωトレース、90°ベンド

FR4、誘電体



5ミル幅、50Ωトレース、45°ベンド

FR4、誘電体



図 22はボードの断面図を示しています。

図 22. ボードの断面図

1ns（立ち上がり時間）信号がトレースの一端に供給され、他端のトレースで出力が観察されます。余分な容量性負荷のために、90°ベンドの出力には若干の遅延と、より多くのリンギングがあります。長いトレースや他のストレスがかかる条件でドライブすると、わずかなリンギングでも問題になります。例えば、ほとんど閉じているアイにクロージャを追加すると、レシーバは一部のデータ・ビットの認識に失敗する可能性があります（レシーバの感度に関するデータは、特性評価レポートから入手できます）。90°ベンドは、3.125Gbps で動作する信号にはさらに重大な影響を与えます。図 23に、ベンドが信号に与える影響を示します。

誘電体

トレース

図2.13に示す構造の端面図

リファレンス・プレーン



図 23. ベンドが信号に与える影響

終端プリント基板を設計するときは、使用する終端のタイプとその設置場所を決める必要があります。この項では、必要な終端のタイプと、カスタム・ボード・デザインに可能な限り最適な配置場所を決める方法について説明します。

デザイン例

データまたはクロック回路に関連する伝送線路が適切に終端されていないと信号が反射します。この例では、デザインの特徴は以下のとおりです。

立ち上がり時間が 300psの信号ソースとデスティネーション間に 2インチ長の伝送経路がある

このデザイン例では、伝送線路を終端させる必要があるかどうかを判断し、その必要がある場合は方法を決める必要があります。

90°ベンドの出力

45°ベンドの出力



遅延の算出

次の式を使用して、電気的誘電率 εrの誘電体に埋め込まれた伝送線路を伝送される信号（立ち上がり時間 300ps）の遅延を求めます。

ストリップライン構成の場合

マイクロストリップ構成の場合

FR4では、ストリップライン構成の伝送線路は、1インチ当たり約 180psの遅延を信号に誘導します。したがって、この伝送線路を通過する信号の速度は、遅延の逆数、つまり 5.5ギガ・インチ /秒になります。

帯域幅の算出

図 24は、任意の瞬間 tについて、次の式が成り立つときの電圧を示します。

V = Vfinal (1 - e – t/RC)

εrdelay = 85 ps per inch

0.475 εr + 0.67delay = 85 ps per inch



図 24. RC回路の充電における特性電圧プロット

曲線の 10%では、次の式が得られます。

0.1 Vfinal = Vfinal (1 - e – t1/RC)

0.9 = e – t1/RC

曲線の 90%では、次の式が得られます。

0.9 Vfinal = Vfinal (1 - e – t2/RC)

0.1 = e – t2/RC

10%の式を 90%の式で割ると、次の式が得られます。

9 = e t2- t1/RC

ln 9 = t2 – t1/RC

2.197 = t2 – t1/RC

V

t

Vfinal

0.9

0.1

t1 t2Tr



ここで、

t2 – t1 = 信号の立ち上がり時間（Tr）、RC =時定数 = r

時定数は、次の式によって 3dB周波数に関連付けられます。

周波数 = 1/2 πr

前の式から時定数 rの式を求めることができます。

r = RC = 1/2 πf

時定数を電圧式に当てはめると、次の式が得られます。

2.197 = 2 π f Tr

f = 0.35 / Tr

次の式から帯域幅を求めます。

帯域幅 = 0.35 / Tr

立ち上がり時間Trの信号の最大周波数成分は、この式から得られる周波数を持ちます。

前に説明した信号は、立ち上がり時間が 300ps でした。これは、信号の最大周波数成分が次の値であることを意味します。

帯域幅 = 0.35/300 ps = 1.16 GHz

次の式と、

速度 =周波数 ×波長

帯域幅と速度から、次の値が求まります。

5.5ギガ・インチ /秒 = 1.16 GHz ×波長

波長 = 4.74インチ

波長 /10 = 0.474インチ

伝送線路が波長 /10 より長い場合は終端が必要です。このデザイン例では、伝送線路の長さが 2インチなので終端が必要です。



直列終端の使用

直列終端を使用するときは、近端の終端のみを適用できます。直列終端はクロック信号とともに使用する必要があります。

近端の直列終端（Zo）と伝送線路が続いているため、回路はドライバへの分圧器回路と見なされ、直列終端の後にドライバでの振幅 Vを V/2まで低減します。伝送線路の端に終端がないため、信号が端に到達すると信号全体が反射して Vに戻ります。反射係数は次の式で求められます。

反射係数 = (Zload – Zo)/(Zload + Zo)

並列終端の使用

並列終端を伝送線路の両端または一方の端に配置できます。終端はできるだけソースまたはデスティネーションの近くに配置する必要があります。終端から伝送線路の末端までの伝送線路は、信号に対する容量性負荷として現れます。終端を集積回路（IC）の近くに配置できない場合は、ピンの後に配置します（フライバイ・コンフィギュレーション）。

図 25は、終端抵抗の配置が不適切なボードを示します。SMAコネクタ（図 25のポイント A）と終端抵抗（図 25のポイント B）間と、抵抗と IC（図 25のポイント C）間にそれぞれ 2インチのトレースがあります。終端の後から ICの前までの全域は容量性負荷と見なされます。これが終端をできるだけ ICの近くに配置する必要がある理由です。



図 25. 配置が不適切な終端抵抗

図 26に、伝送経路全体の TDRプロットを示します。ポイント Bの後、インピーダンスは 50Ω ではなくなりますが、26.7Ω まで低下し、それによって反射が起こります。

ICポイントA 終端ポイントB

SMA

ポイントC



図 26. 図 3-2の伝送経路の TDRプロット

終端抵抗を配置するときは、最小サイズの抵抗をできるだけ終端の近くに配置します。適切に配置すれば、伝送線路からのトレースが最小になり、不連続性が制限されます。

図 27のデザインでは、R173は 50Ωの抵抗、R174は GNDに接続された 0Ωの抵抗です。直列接続された抵抗 R173 と R174 は、終端抵抗として働きます（0Ω は予備抵抗として使用されます。0Ω抵抗は、必要に応じて別の値の抵抗に交換できます）。ただし、図 27 に示すデザインの場合、伝送線路からのトレースのハングオフが大きすぎるため、不連続性が追加されます。抵抗 R174を取り除いて、R173に最小サイズの抵抗を使用する必要があります。

SMAポイントC 終端ポイントB ICポイントA



図 27. 終端抵抗が伝送線路に不連続性を追加

トレース・レイアウト

トレース・レイアウトは、ボード・デザインでは重要な要素です。この項では、一般的なトレース・レイアウト・ガイドライン、および StratixTM GX 開発ボード例などのデザイン例について説明します。

特定のアルテラ・デバイスに関するトレース・レイアウト情報については、www.altera.co.jp にアクセスして特定のデバイスのレイアウト・ガイドラインを参照してください。

デザイン・ガイドライン

差動ペアのインピーダンスは、次の要素によって決まります。

GNDへの各トレースのインピーダンス 2つのトレース間の結合によるインピーダンス（インダクタンスおよびキャ

パシタンス）

直列の終端抵抗



差動ペアは密結合で配線する必要があります。幅が広いトレースは金属の抵抗損失を低減するため、デザインでは可能な限り最も幅の広いトレースを使用する必要があります。ペアは互いに離れたエッジ間で少なくともトレース幅の 3倍（3W）は必要であり、これによってクロストークを回避します。最良の結果を得るには、2-D フィールド・ソルバでレイアウトを検証して、フィールドを解析する必要があります。

デザイン例 1

最初のデザイン例の構成は、対称ストリップライン、リファレンス・プレーン、信号、および他のリファレンス・プレーンです。図 28に、2つの差動ペア・サンプルのマトリックスを示します。2つの差動ペアに対する RLGCパラメータは、2-Dフィールド・ソルバを使用して抽出されます。2つの差動ペアは並列に伝送され、3Wだけ離れています。

図 28. 並列に伝送される 2つの差動ペア

最初の例のトレースの寸法を表 1に示します。

表 1. デザイン例 1 トレース寸法

寸法測定値単位

厚さ 0.7 ミル

トップ・リファレンス・プレーンからの距離 6.65 ミル

ボトム・リファレンス・プレーンからの距離 6.65 ミル

リファレンス・プレーンの厚さ 1.4 ミル

誘電体 FR4 -

εr 4.25 -

誘電正接 0.015 -

2つのペア間の距離 15 ミル

ペアを構成するトレース間のエッジ間距離 15 ミル

トレース幅 5 ミル

A B C Dリファレンス・

プレーン

ストリップライン



シミュレーション用に、次の RLGCパラメータが使用されます。

+ Lo = 3.56013914223368e-007 5.36184274667006e-009 3.563779234163063e-007 + Co = 1.339953702128462e-010 -2.02513540100207e-012 1.339283788059507e-

010 + Ro = 7.71501953506781 0.07953628386667984 7.71501953506804 + Rs = 0.001551635604701119 1.982986965540932e-005 0.001501872172761996 + Gd = 1.266487562542408e-011 -1.886481164851002e-013 1.264473093423482e-

011

ここで、

Lo = 特性インダクタンス Co = 特性キャパシタンス Ro = 特性抵抗 Rs = 表皮効果抵抗 Gd = シャント・コンダクタンス

表皮効果抵抗とインダクタンス・プロットを使用して、W エレメント変数を検証します。

図 29の表皮抵抗プロットは、2つの差動ペア・トレースの対称曲線を示しており、抵抗が各トレースに対して均一に増加していることが分かります。図 29のインダクタンス・プロットは、インダクタンスが GHz領域で平坦になることを示しています。これによってWエレメント・モデルの妥当性を検証します。

図 29. 表皮抵抗とインダクタンス・プロット

図 30は、3.125Gbpsで伝送する 1-V差動信号プロット、および近いトレースと離れたトレースの差動ペア信号間のクロストークを示します。

並行に走る2つの

トレースの対称曲線対象周波数で平坦になるインダクタンス曲線



図 30. デザイン例 1 コンフィギュレーション・クロストーク解析

このデザイン例ではクロストークはかなり低く抑えられています。差動ペア間の距離（4W内に維持される場合）でも性能が向上します。一方のトレースのクロストークが他のトレースよりもはるかに大きい場合、これが密結合コンフィギュレーションで高い性能が得られる理由です。クロストークはコモン・モードです。このデザイン例では、トレースは疎結合されていますす。

デザイン例 2

2つ目のデザイン例のコンフィギュレーションは、アルテラの Stratix GX開発ボード、リファレンス・プレーン、解析信号層、他の信号層、および別のリファレンス・プレーンです。このデザイン例では、並列に伝送する 2 つの差動ペアが 4Wだけ離れています。図 31に、2つの差動ペア・サンプルのマトリックスを示します。

図 31. 並列に伝送する 2つの差動ペア

他のペアの遠いトレースでのクロストーク

1つのペアのIV、差動信号

他のペアの近いトレースでのクロストーク

W W

4W

解析信号層

別の信号層

リファレンス・プレーン



最初の例のトレースの寸法を表 2に示します。

シミュレーション用に、次の RLGCパラメータが使用されます。

+ Lo = 3.409401825607018e-007 5.501449141453253e-009 3.411299966934827e-007

+ Co = 1.402335722941969e-010 -2.269774507704326e-012 1.402148942746481e-010

+ Ro = 7.715019535067469 0.0795362838666642 7.715019535068349 + Rs = 0.001607898658567327 2.580280598723906e-005 0.001558791954817931 + Gd = 1.327358599905988e-011 -2.15902867236468e-013 1.329113742424896e-

011

ここで、

Lo = 特性インダクタンス Co = 特性キャパシタンス Ro = 特性抵抗 Rs = 表皮効果抵抗 Gd = シャント・コンダクタンス

図 32 の表皮抵抗プロットは、2 つの差動ペア・トレースの対称曲線を示します。このプロットは抵抗が直線的に増加することも示しています。インダクタンス・プロットはインダクタンス値が GHz領域で平坦になることを示しています。

表 2. デザイン例 1 トレース寸法

寸法測定値単位

厚さ 0.7 ミル

トップ・リファレンス・プレーンからの距離 10.2 ミル

ボトム・リファレンス・プレーンからの距離 4.5 ミル

リファレンス・プレーンの厚さ 1.4 ミル

誘電体 FR4 -

εr 4.25 -

誘電正接 0.015 -

2つのペア間の距離 20 ミル

ペアを構成するトレース間のエッジ間距離 15 ミル

トレース幅 5 ミル



図 32. 表皮抵抗とインダクタンス・プロット

図 33のプロットは、3.125Gbpsで伝送される 1.0-V差動信号のプロット、および近いトレースと離れたトレースの差動ペアにおけるクロストークを示します。

図 33. デザイン例 2のコンフィギュレーションにおけるクロストーク解析

並行に走る2つのトレースの対称曲線対象周波数で平坦になるインダクタンス曲線

近いトレースでのクロストーク

遠いトレースでのクロストーク

差動信号、1V



図 33は、元の 1.0-V差動信号、および差動ペアに近いトレースと遠いトレースにおけるクロストークを示します。クロストークの値は非常に低くなっています（マイクロ・ボルト範囲）。結合量が非常に小さいので、差動ペアを 4Wだけ離す必要があります。ただし、最初のデザイン例では、差動ペアを 3W だけ離しても効果がありました。

ボード層構成の選択

高速信号アプリケーションは、マイクロストリップ構成よりもストリップライン構成で最適に動作します。ストリップライン構成は、ボード放射保護に優れています。異なるタイプの差動ストリップライン構成（ボード端面結合、エッジ結合など）も使用できます。

ストリップライン構成により、レイヤをさまざまな構成で編成できます。例えば、次の構成が使用可能です。

ボード端面結合 : リファレンス・プレーン、信号層、別の信号層、さらに別のリファレンス・プレーン

エッジ結合 : リファレンス・プレーン、信号層、別のリファレンス・プレーン

抽出した RLGCパラメータを使用してシミュレーションを実行することで、これら 2つの構成の性能を比較できます。

3.125Gbps信号は、両方の構成を介して伝送されます。図 34 は、損失が同じであることを示しています。Wエレメントは 9インチまで拡張されます。したがって、各トレース長は 9インチです。図 34に、両方の層構成での伝送線路通過後の信号を示します。

図 34. 層構成 Aおよび Bの損失

リファレンス・プレーン/信号/リファレンス・プレーンにおける9インチ端でのアイ・ダイアグラム

リファレンス・プレーン/信号/信号/リファレンス・プレーンにおける9インチ端でのアイ・ダイアグラム



スキューの最小化

スキューを防ぐには、差動ペアの 2つのトレース長を同じにします。ペアのトレース間にスキューがあり、トレースが疎結合の場合、これらのトレースは図 35に示すように設計できます。トレース長を制御するには、トレースを分離してから一緒に戻します。トレースは疎結合されているので、インピーダンスへの影響はほとんどありません。

図 35. ジグザグ・トレースでの 45°回転

ジグザグ・トレースを使用するときは、45°ベンドにする必要があります（図 35を参照）。ジグザグ・トレースを使用する別の例を図 36 に示します。ただし、図36に示すデザインを使用する際は、隣接する線路間に結合がないことを確認します。ジグザグ・トレースを高速アプリケーションで使用するときは、どの箇所でもトレースを互いに並列に走らせないようにする必要があります。図 35に示す例を参照してください。

疎結合ペアの場合、スキューを制御するために、トレースを互いにいったん遠ざけてから近づけることができる。各ターンは45°角のターンでなければならない。



図 36. ジグザグ・トレースの例

図 37は、密結合ペアのスキュー制御を示します。トレースが密結合されているため、トレースが離れてから互いに近接すると、インピーダンスが変化します。密結合ペアでは、ピン・レベルでスキュー・マッチングが実行されます。

図 37. 密結合の差動ペアにおけるスキュー制御

線路が近すぎる場合、並列線路間に結合が生じる可能性がある。

密結合ペアで長さを一致させることによってスキューを除去



隣接する信号層上でトレースを設計する場合、各トレースは互いにほぼ垂直でない限り、交差させてはなりません。隣接する信号層上の並列トレースは、トレース間で結合が生じます。

高速信号用リファレンス・プレーン

高速信号（200MHz 以上）に関連するトレースは、パワー・プレーンではなく、GNDプレーンを基準にする必要があります。デザインにどの程度デカップリングが組み込まれているかに関係なく、パワー・プレーンは GND プレーンよりノイズが多くなります。パワー・プレーンを基準にすると、高速信号にノイズが誘導される可能性があります。

この高速トレース・レイアウト例では、Stratix GX開発ボードを使用しています。図 38に、ボード・スタックアップを示します。信号はレイヤ 1（つまりマイクロストリップ）からスタートし、約 0.5インチ伝送した後、スルー・ホール・ビアを使用してレイヤ 13に落ちます。レイヤ 13で、信号はさらに 1.5インチ伝送し、別のスルー・ホール・ビアを使用して最上層に戻って SMAコネクタに到達します。

図 38. Stratix GXボードのスタックアップ・コンフィギュレーション



図 39 は伝送経路の TDR プロットです。ビアで誘導されるキャパシタンスの不連続性は 0.7pFです。SMAコネクタによるキャパシタンスの不連続性は 1.196pFです。ストリップライン・トレースは、50Ω のシングル・エンドになるように設計されていますが、製造中に何らかの誤りがありました。ボード自体では、インピーダンスは最大 56Ωになります。インピーダンスの不連続性は反射を引き起こします。図 39は次のことを示しています。

ペアのうち一方のトレースの TDRプロット疎結合されたペアのトレース 2つのトレース間にほとんど結合がないスルー・ホール・ビアボード厚は 93ミル厚さ ½オンス、幅 5ミル、15ミルで分割された信号トレース FR4（εr = 4.25）の誘電体

図 39. 伝送経路の TDR

図 39 に示すトレースを介して、3.125Gbps（Stratix GX 高速 I/O）の信号が送信されます。振幅は 1,000mV（VOD）に設定されています。図 40は、結果的に生成される信号のサンプリング・オシロスコープを示します。信号は適度に四角い形をしており、立ち上がり時間が急峻で反射はごくわずかです。ただし、56Ω の抵抗を 50Ωに低減すれば、信号の形はさらに良くなります。

50Ω伝送線路

ビア、0.7pF ドライバ側

インピーダンスが55.9Ωに増加SMA、1.196pF



図 40. 3.125Gbps、VOD=1,000mVにおけるアイ・ダイアグラム

図 41に、振幅を最大レベル（つまり、VOD=1,600mV、プレエンファシスは無効）まで増加させた同じ信号を示します。



図 41. 3.125Gbps、VOD=1600mVにおけるアイ・ダイアグラム

トレースを設計するときは、伝送線路上のコンポーネント数を最小にします。コンポーネントが必要な場合は、最小の不連続性しか誘導しないコンポーネントを選択します。

誘電体材料プリント基板（PCB）は、さまざまな誘電体材料を使用しています。誘電体損失は誘電体材料ごとに異なります。ほとんどの PCBは、3.125Gbpsアルテラ・デザインで最適に動作する FR-4を使用しています。特性評価レポートで許可されている領域から非常に長いトレースを走らせる必要がある場合は、GTEK などの高品質の誘電体を使用できます。GTEKは FR-4よりも誘電体損失が低いが高価です。

この項では誘電体材料について説明します。また、別のタイプの誘電体材料でシミュレーションを実行する例も取り上げます。



RLGCパラメータ

中央ストリップラインのペア（図 42を参照）に対する RLGCパラメータは、2-Dフィールド・ソルバを使用して抽出されます。どちらのストリップラインも寸法は同じです。表 3に寸法を示します。

図 42. 差動ペア

2 つの構成の表皮効果とインダクタンス・プロットは、抵抗、インダクタンス、シャント・コンダクタンス、およびキャパシタンス（RLGC）パラメータの妥当性を証明するために検証済みであり、以下に示すのは GTEK構成のプロットです。図 43は、両方のトレースの対称曲線を示しており、表皮効果抵抗の観点からすると各トレースは互いの上部にあります。インダクタンス・プロット（図 44）では、インダクタンス値は GHz領域で平坦になります。

表 3. RLGCパラメータ

寸法測定値

厚さ（t） 0.7ミル

リファレンス・プレーンからの距離（H） 6.65ミル

リファレンス・プレーンの厚さ 0.7ミル

FR-4 εr 4.25

GTEK εr 3.8

誘電正接 0.02

2つのペア間の距離 15ミル

トレース幅（W） 5ミル

GTEKまたはFR-4誘電体

H

H

t

W

W

GNDプレーン

信号



図 43. 表皮効果プロット

図 44. インダクタンス・プロット

周波数 (Hz)

100 101 102 103 104 105 106 107 108 109 1010

T1:T1T1:T2T2:T1T2:T2

抵抗 (Ω/m)

100

80

60

40

20

0

インダクタンス (H/m)

周波数(Hz)

5E-007

4E-007

3E-007

2E-007

1E-007

0

100 101 102 103 104 105 106 107 108 109 1010

T1:T1T1:T2T2:T1T2:T2



表 4は、2つの導体 T1と T2の特性インピーダンス、および 2つの差動導体間のインピーダンス特性を示します。

GTEK構成の RLGCパラメータ

アルテラは、Ansoft 2Dフィールド・ソルバを使用して、GTEK材料のW-エレメント・モデルを決定しました。このモデルは、分散型損失伝送線路用に抽出されています。抽出した RLGCパラメータは、次のとおりです。

+ Lo= 3.461937258118039e-007 1.404651777521479e-008 3.464364493517011e-007

+ Co= 1.234387212992896e-010 -5.030762234890239e-012 1.233714596967978e-010

+ Ro= 7.794555818934369 0.1590725677333578 7.79455581893395

+ Rs= 0.001482231667430421 4.12771252444622e-005 0.001482231667430421

+ Gd= 7.76500736788019e-012 -3.153489482868163e-013 7.758364705006379e-012

これらのパラメータの意味については、トレース・レイアウトの項を参照してください。RLGCパラメータは、シミュレーションの目的に使用できます。

FR4構成の RLGCパラメータ

アルテラは、シミュレーションを利用して、中央のエッジ結合ストリップライン、リファレンス・プレーン、信号、およびリファレンス・プレーン構造を持つ上記の構成の損失について性能を比較しました。上記の FR4および GTEKのために抽出した RLGCパラメータは、Stratix GXデバイス HSSIドライバ・モデルで使用しました。

+ Lo= 3.463829712211661e-007 1.405614736959699e-008 3.465037873673661e-007

+ Co= 1.3820815210112e-010 -5.636362328614572e-012 1.382033132899946e-010

+ Ro= 7.794555818935226 0.1590725677333466 7.794555818934586

+ Rs= 0.001399740310578771 3.829952571676754e-005 0.001399740310578771

+ Gd= 1.73401101269376e-011 -7.064220383669639e-013 1.73342000154418e-011

表 4. 2つの導体の特性インピーダンス

誘電体 T1（Ω） T2（Ω）差動（Ω）GTEK 52.76 52.79 101.25

FR-4 49.83 49.84 95.60



3.125Gbps信号は、2つのコンフィギュレーションを介して送信されています。Wエレメントは 8 インチまで拡張して、8 インチ・トレースを形成しています。図45に、FR-4と GTEK誘電体材料を使用した伝送線路通過後の信号を示します。

図 45. 8インチの伝送線路通過後の信号

GTEK材料の誘電率（3.8）は FR-4材料の誘電率（4.25）より低いため、PCB上のGTEK を通過する信号は減衰率が低くなります。また、伝播遅延も次の式に従って異なります。

FR-4材料での信号品質の有効性を実証するために、ボード上で利用可能な各種トレース長について、3.125Gbpsで動作する Stratix GXデバイスの高速 I/Oピンの状態を以下のオシロスコープ・ショットに示します。信号（PRBS パターン）は、2、4.5、および 11 インチの伝送線路の端で観察されました。これらの図は、3.125Gbps での PCB デザインの材料として FR-4 が適正であることを裏付けています。図 46は 2インチのトレース端での信号、図 47は 4.5インチのトレース端での信号、図 48は 11インチのトレース端での信号をそれぞれ示しています。

εrpropagation delay = 85 ps per inch



図 46. 3.125Gbpsでのアイ・ダイアグラム、VOD=1,000mV（2インチのトレース）

図 47. 3.125Gbpsでのアイ・ダイアグラム、VOD=1,000mV（4.5インチのトレース）



図 48. 3.125Gbpsでのアイ・ダイアグラム、VOD=1,000mV（11インチのトレース）

同時スイッチング・ノイズ

同時スイッチング・ノイズ（SSN）も、PCB のデザイン時に考慮すべき重要な要素です。SSN はデバイス・パッケージでは支配的ですが、ボード・レイアウトによってノイズをいくらか低減することができます。この項では、SSN について説明します。また、アルテラ・アプリケーションでのシミュレーションとテスト結果についても説明します。

どの電流ループにもインダクタンス値があります。図 49 に示す電流ループには、次のインダクタンスがあります。

Lloop = L1 (信号 ) + L2 (GND) – 2 LM (相互インダクタンス )

図 49. 電流ループによるインダクタンス

L1

VCC

L2

負荷キャパシタンス



ドライバが High から Low に切り替わると、GND プレーンに電圧が発生し、次のようになります。

V = Lloop (di/dt)

特に、多数のドライバが同時に切り替わるときは、GNDプレーンに生じるノイズがシグナル・インテグリティの問題になる可能性があります。SSN によって生成されたノイズが隣接する構造に結合することがあります。適切なレイアウトとデカップリングによってノイズの結合を低減します。

多数のドライバを同時に切り替えると、電源が誤動作することがあります。それにより、スイッチングが集中している場所によっては、特定領域で電源電圧が低下します。

アルテラ・アプリケーションによるテストとシミュレーション

アルテラは、SSN 問題に関連するボード・レイアウトのガイドラインを作成するために、テストとシミュレーションを実施しました。シミュレーションでは、デバイスおよび負荷ボード寄生を抽出し、Sigrity のフィールド・ソルバ Speed2000を使用しました。

アルテラ・アプリケーションでは、780 ピンのフリップ・チップ・パッケージStratix EP1S25 FPGAを解析に使用しました。フリップ・チップ・パッケージは通常インダクタンスが低く、パッケージのインダクタンスに寄与するさまざまな構造を備えています。フリップ・チップ・パッケージには、バンプ、伝送線路、ビア、より多くの層、より多くのビア、およびボールが含まれています。図 50 に、780ピンのフリップ・チップ・パッケージを示します。



図 50. フリップ・チップ・パッケージ

LVTTL I/Oピン、3.3V/24mAをスイッチング出力バッファとして使用しました。シミュレーション中は、16個のドライバが同時にHighから Lowに切り替わっています。ドライバはすべてデバイスのバンク 7 に関連付けられています。デバイスは、独自の電源と GNDを持つ複数のバンクに分割されています。

バンク 7で選択されたトレースを図 51に示します。



図 51. バンク 7で選択されたトレース

ドライバはネットの一方に接続され、他方は 50Ω抵抗を介して、50Ω伝送線路に接続されています。伝送線路の長さは 6インチで、33pFのキャパシタを持っています。図 52に回路の接続図を示します。これと同じ回路をすべてのネットで使用しました。

図 52. 回路の接続パス

バンク 7 パッケージのグランド・ネットおよびパワー・ネットは、ビアを介してGND およびパワー・プレーンに接続されており、信頼性のあるパワー /GND 構造を提供します。実際のボードなので、この GND およびパワー構造によってシミュレーション時間が短縮されました。図 53にボードとデバイスを示します。

バンク7で選択されたトレース

33 pF50Ω

ドライバ



図 53. ボードとパッケージ図

シミュレーションと結果

アルテラ・アプリケーションで実行したシミュレーションの結果は次のとおりです。

シミュレーション 1

16個のドライバが切り替わり、グランド・バウンスが観察されました。

このシミュレーションでのワースト・ケースのグランド・バウンスは 370mV で、この値はラボの測定と相関性がありました。図 54に共振曲線を示します。

パッケージ

最上層



ビア

空気（εr =1）

FR4誘電体（εr = 4.1,損失正接=0.022）



図 54. シミュレーション 1における共振曲線


ループ・インダクタンスを低減するために、ビアの長さを短くしてパワー・プレーンと GNDプレーンを集積回路に近づけました（図 53を参照）。16個のドライバが切り替わったときにグランド・バウンスが観察されました。

ビアが誘導性なのでグランド・バウンス全体に影響するため、ビアを短縮したことでグランド・バウンスも低減されます。このシミュレーションでは、最上層と第 2層間の距離を 140から 20ミルに短縮して、パワー・プレーンと GNDプレーンを集積回路に近づけています。プルアップ抵抗とプルダウン抵抗間の電圧を測定しました。

このシミュレーションでは、ワースト・ケースのグランド・バウンスは 248mVで、最初のシミュレーションでのグランド・バウンス 370mVと比較すると 122mV向上しています。図 55に、2番目のシミュレーションの共振曲線を示します。

時間 (ns)

電圧 (V)



図 55. シミュレーション 2の共振曲線


パワー・プレーンと GND プレーン間のパラレル・プレート・キャパシタンスを増やすために、パワー・プレーンと GNDプレーンを互いに近づけて、グランド・バウンスを測定しました。パワー/GNDプレーン間の距離はわずか 6ミルなので、両方のプレーンを2ミル近づけるだけでグランド・バウンスは約20mV向上します。

SSNラボ・テスト

アルテラ・アプリケーションでは、SSN解析のためにバンク全体からの LVTTLドライバのいくつかを同時に High から Low に切り替えるテストを実施しました。選択したドライバは LVTTL ファミリ（3.3V/24mA）に属すものです。各ドライバは、ボードの負荷として 33pFのキャパシタに接続されています。ボードのコンフィギュレーションは図53で使用したものと同じです（ボードの最上層とパワー・プレーン間の距離は約 140 ミル、パワーおよび GND プレーン間の距離は約 6 ミル）。パワー・プレーンはバンク 7 に電力を供給し、3.3V 電源（VCCIO=3.3V）に接続されています。ボードの GNDプレーンはすべて接続されています。

ボードにはパワー・プレーンと GND プレーン間にデカップリング・キャパシタが配置されています。ボード下部のデバイスから約 1 インチ離れたバンク 7 の周辺には、7組のデカップリング・キャパシタが配置されています。各キャパシタのセットには、0.1、0.01、および 0.001µFの 3つの値が含まれます。

Time (ns)電圧 (V)

時間 (ns)

Voltage (V)



テストのために、16、32、および 64ピン・ドライバを Highから Lowに切り替えています。GND に接続されているピンはノイズのないクワイエット・ピンとし、このピンでグランド・バウンスを観察しました。図 56に、クワイエット・ピン周辺で 16 ピンおよび 32 ピン・ドライバのスイッチング出力をどのように選択したかを示します。64ピン・ドライバのスイッチング出力も同様に選択しています。

図 56. 16、32、および 64ピン・ドライバの I/Oコンフィギュレーション

入力クロック周波数は 50MHz です。グランド・バウンスへのデカップリング・キャパシタの影響をテストするために、バンク 7の 0.001、0.01、および 0.1µFのキャパシタを 1つずつ取り外して、グランド・バウンスを観察しました。

以下に、16、32、および 64ピン・ドライバを Highから Lowに切り替えたときのテスト結果を、デカップリング・キャパシタがある場合とない場合とに分けて説明します。

デカップリング・キャパシタがある場合の SSNテスト

図 57に、デカップリング・キャパシタがある 3つのドライバ（16、32、および 64ピン・ドライバ）のグランド・バウンスを示します。16ピンと 32ピン・ドライバ間で切り替えたときの差が、32ピンと 64ピン・ドライバ間で切り替えたときより大きくなります。選択されるドライバ数が増えるほど、クワイエット・ピンは外側のドライバから離れていきます。

ドライバは集積回路に異なるパワー・ビアおよび GND ビアを使用する場合もあります。これを曲線で表すと指数曲線になります。結果が最も悪かったのは、GNDから最も離れているピンでした。これはリターン・パスが長いためです。リターン・パスが長いほど、ボードのインダクタンスが増加しました。

クワイエット・ピン

これらのピンは16ピンのスイッチングに使用します。

これらのピンは32ピンのスイッチングに使用します。



図 57. デカップリング・キャパシタがある場合のグランド・バウンスのテスト結果

デカップリング・キャパシタがない場合の SSNテスト

図 58に、キャパシタがない場合のグランド・バウンスの測定結果を示します。

図 58. デカップリング・キャパシタがない場合のグランド・バウンスのテスト結果



表 5 にデカップリング・キャパシタがある場合とない場合のグランド・バウンスのテスト結果の比較を示します。

デカップリング・キャパシタはグランド・バウンスに影響を与えません。キャパシタを取り外すと、グランド・バウンスはわずかに減少しました。また、グランド・バウンスの減少は、キャパシタとビアの寄生によって共振が誘導された結果であるとも考えられます。

キャパシタは集積回路から約 1 インチ離れた位置にあります。パワー・プレーンと集積回路の間には適切なサイズのビアがあります。この例では、ボードのデザインが不適当なので、パスに非常に高いインダクタンスがあり、デカップリング・キャパシタが役に立たなくなっています。パワー構造とグランド構造は互いに近くなく、ICからも離れています。

スルー・レート次の項ではさまざまなスルー・レートが SSN に与える影響について説明します。表 6に、さまざまな数の I/Oドライバを切り替えてテストしたクワイエット・ピンの結果を示しています。このテストでは、LVTTL ドライバの 4 つのコンフィギュレーションを使用しています。さまざまなドライバ強度における電源への負荷を確認できます（クワイエット・ピンは電源ピンに接続されています）。

表 5. デカップリング・キャパシタがある場合とない場合のグランド・バウンスの結果

テスト方法ドライバグランド・バウンス（mV）

キャパシタあり 16 640

32 820

64 860

キャパシタなし 16 620

32 780

64 840

表 6. スルー・レートが SSNに与える影響 (１ /２ )

I/Oピン数 LVTTL 24mA、高速スルー・レート

LVTTL 2mA、高速スルー・レート

LVTTL 24mA、低速スルー・レート


0 3.3 3.3 3.3 3.3

2 2.95 2.92 2.96 2.92

4 2.9 3.06 3.15 2.96

8 2.74 3 2.91 2.92

16 2.38 2.8 2.52 2.94



表 6は、ドライバのスルーレート（di/dt）によって、誘導される電圧への影響に大きな差が生じることを示しています。グランド・バウンスは、大きさ =（L × di/dt）の電圧がグランドに誘導されるのに他ならないため、低速スルー・レート・ドライバの方がグランド・バウンスは低くなります。したがって、デザインで最大スルー・レートが要求されない場合は、SSN により低速スルー・レートのドライバを使用する方が得策です。

プログラマブル・グランド図 59 と 60 に、プログラマブル GND およびパワー・プレーンを使用した場合のSSNへの影響を示します。図 59に、さまざまな数のドライバを切り替えた場合のグランド・バウンスを示します。点線とひし形は、隣接するすべての I/Oピンを切り替えた場合のグランド・バウンスを表しています。また、点線と三角形は、I/O ピンを 1 つおきに切り替え、切り替えていないピンを GND にプログラムした場合のグランド・バウンスを表しています。

図 59. I/Oピンを 1つおきにグランドにプログラムした場合

32 1.96 2.56 2.19 2.76

64 1.65 2.2 1.93 2.61

表 6. スルー・レートが SSNに与える影響 (２ /２ )

I/Oピン数 LVTTL 24mA、高速スルー・レート

LVTTL 2mA、高速スルー・レート



Number of Drivers

GroundBounce

I/Oピンを1つおきにグランドに接続

すべてのI/Oがスイッチング



プログラマブル・パワープログラマブル・パワーを使用しても電圧障害に有効です。図 60に、プログラマブル・パワーを使用した場合の結果を示します。ドライバは 24mAドライバです。このプロットはトライ・ステートの I/Oピンの影響も示しています。これによってもグランド・バウンスが減少します。

図 60. I/Oピンを 1つおきに GND、パワー、トライ・ステートの順にプログラム

デザインに関するヒント

この項では、SSNの問題を最小限に抑えるのに役立つ多くの提案を取り上げます。以下にデザインに関する一般的なヒントを列挙し、この項で説明する推奨事項をまとめます。

可能であれば、パワー・プレーンとGNDプレーンは互いに2.5～3ミル内に維持します。パワー・プレーンと GND プレーンをこれより近づけると、両者間のキャパシタンスが増加し、インダクタンスが減少します。プレーン間のパラレル・プレート・キャパシタンス（C= εoεr[A/d]）を増加させるには、誘

電率（εr）が高い誘電体を使用します。

グランド・バウンスを低減するには、ボードのパワーおよび GND構造をできるだけ集積回路に近づけて、ビアのインダクタンスを低減します。

I/Oピンの互いの間隔をできるだけ広げます。グランド・バウンスを低減するには、プログラマブル GNDおよびパワー・プ

レーンを切り替わるピンの近くで使用します。インダクタンスを低減するにはソケットを避けてください。ソケットには自

体に付随するインダクタンスがあります。

Number of I/Os

Vcc

グランドにプログラム電源に

プログラム

すべてのスイッチングI/O

トライ・ステート化



ボードに適切なグランド・プレーンまたはパワー・プレーンがあれば、デカップリング・キャパシタはグランド・バウンスにほとんど影響しません。グランド・バウンスは、どちらかといえばデバイス・レベルの問題です。デザインでデカップリング・キャパシタを使用する場合、ピンにできるだけ近づけて配置します。ラボでの実験では、キャパシタがピンから 1インチ以上離れると、グランド・バウンスに対する効果がありませんでした。

SSNにはチップ内終端が効果的です。差動信号を密結合させることにより、グランド・プレーンに誘導されるリター

ン電流を打ち消します。ドライバ動作を低速にすると SSNが減少します。最大スルー・レートが要求

されない場合は、より低速スルー・レートのドライバを使用します。リターン電流のパスには短い（効果的な）リターン・パスを使用して、イン

ダクタンスを低減します。ループが長くなるとインダクタンスが増加します。

デカップリング

高速ボード・デザインでは、適切なデカップリングが重要です。適切なデカップリング・キャパシタ、パワー・プレーンおよびグランド・プレーン・スタックアップ、電圧レギュレータを選択してノイズを最小化します。デカップリングは、ボード・デザインで最も重要な側面の 1つです。所定の位置に適切なデカップリング・メカニズムを設ける必要があります。パワー・プレーンと GND プレーンの組み合わせが適切であれば、デカップリング・キャパシタと電圧レギュレータ・モジュールは、全周波数域においてデカップリングを提供します。

高速標準 I/Oの立ち上がり時間は 70psなので、信号は伝送経路の不連続性に非常に敏感です。クリーンでボードにほとんどジッタが生じない電源分配システムの設計を心掛けてください。

容量性インピーダンス

キャパシタは、インダクタンス、抵抗、キャパシタンスで構成される 3 要素回路です。図 61を参照してください。次の式からキャパシタンスのインピーダンスを求めることができます。

Zoverall = R + Zinductance + Zcapacitance

Zoverall = R + jwL + 1/jwC

= R + j (wL-1/wC)



図 61. キャパシタのインピーダンス曲線

発振周波数では、式の虚数部がほとんどゼロになります。

wL – 1/wC = 0

発振周波数では、キャパシタの直列抵抗値は最小です。キャパシタは、発振周波数およびその付近における良好なデカップリング要素です。発振周波数の前は、キャパシタによるインピーダンス成分が支配的です。発振周波数の後は、インダクタンスによるインピーダンス成分が支配的です。キャパシタは高い周波数ではインダクタのように動作します。

図 61に、45MHzで共振する 0.01µFキャパシタのインピーダンス曲線を示します。異なる値のキャパシタを使用すれば、広範な周波数にわたって低くかつ平坦なインピーダンス・プロファイルを提供します。キャパシタごとに共振周波数が異なります。並列のキャパシタは、実効直列抵抗（ESR）値を大幅に低減します。一般に、キャパシタが増えるとインピーダンスが減少します。ただし、キャパシタが多すぎると、ESRの減少によって Q変数が増加する可能性があります。キャパシタは最大で約 200～ 250MHzまでノイズをデカップルできます。

XLが支配的

XCが支配的

虚数部がほぼゼロになる。

LC2π

1foscillation =



パワー・プレーンと GND プレーンには関連するキャパシタンスとインダクタンスがあります。パワー構造と GND 構造は並列のプレート・キャパシタと見なすことができます。キャパシタンスは次の式で求めることができます。

C = εo εr (A/d)

ここで、

εo = 空きスペースの誘電率 = 8.85 exp(-12) Fm-1

εr = 誘電体の相対誘電率

A = プレーン領域のうち互いに面している部分 d = プレーン間の距離

キャパシタンス値を次の式に代入すると、インダクタンス値を求めることができます。

ボード・デカップリングの向上

この項では、ボード・デカップリングを向上させるためのヒントとデザイン例について説明します。パワー構造およびグランド構造の一般則として、キャパシタンスが高くなるとインダクタンスが低下し、デカップリングが向上します。

パワー・プレーンをできるだけ GND プレーンに近づけると、パワー・プレーンのノイズが減少します。これにより、良好なデカップリング・ソースを広範な周波数（特に高周波）にわたって提供することができます。パワー構造および GND構造の発振周波数では、インピーダンス曲線は広範な周波数にわたってゼロ付近で維持されます。

一般的なデザイン例

この項では、2つのボード・デザイン例について説明します。同じ条件を使用し、両方のボードでパワー・プレーンのノイズを解析します。

パワー・プレーン（1.5V_XCVR）は、GNDプレーン（HSSI）から約 17ミル離れた位置にあります。

パワー・プレーンは、GNDプレーンから約 4ミル離れた位置にあり、パワー・プレーンの下に GNDのアイランドが追加されています。

εrdelay (stripline) = 85 ~ 200 ps per inch in FR4LC=



デザイン例 1

デザイン例 1 では、パワー・プレーンがサンプリング・オシロスコープのトリガと信号入力として使用されます。ピーク・トゥ・ピーク・ノイズは約 70mVです。パワー・プレーンと GND プレーンは約 17 ミル離れています。図 62 を参照してください。

図 62. デザイン例 1: パワーと GNDプレーンが 17ミル離れている場合のパワー・プレーンのノイズ

図 62を見ると、この例ではいくつかの共振があることが分かります。支配的なノイズを観察するには、正または負のいずれかの方向にトリガ・スレッショルドを高くします。ゼロ・スレッショルド・レベルより約 27mV 上で、それ以下のレベルのノイズが除去されます。図 63に、残りのノイズを示します。このノイズの周波数は約 255kHzです。

図 63. パワー・プレーンと GNDプレーンが 17ミル離れているボードの最大振幅時のノイズ成分



デザイン例 2

デザイン例 2では、パワー・プレーンと GNDプレーンは約 4ミル離れています。デザイン例 1 と同じ条件を使用して、パワー・プレーンと GND プレーンのノイズの結果を図 64に示します。ピーク・トゥ・ピーク・ノイズは 50mV未満です。

図 64. デザイン例 2: パワー・プレーンと GNDプレーンが 4ミル離れている場合のパワー・プレーンのノイズ

トリガ・スレッショルドを正方向に高くして支配的ノイズを観察します。デザイン例 1における 255kHzのノイズは、この 2つ目のデザイン例にはありません。図65を参照してください。

図 65. パワー・プレーンと GNDプレーンが 4ミル離れているボードの最大振幅時のノイズ成分



デザイン例 1と 2から次のことが分かります。

パワー・キャパシタンスおよびGNDキャパシタンスはデカップリングにおいて主要な役割を果たします。

パワー構造およびGND構造のデカップリングは広範な周波数にわたります。パワー構造および GND構造は 2.5ミル以内か、できるだけ近づける必要があ

ります。キャパシタンスが高くなるほどインダクタンスが低下します。

Stratix GX開発ボードのデザイン例

次のデザイン例では、Stratix GX開発ボードを使用しています。

図 66 は、400mV のホワイト・ノイズが Stratix GX 開発ボードのパワー・プレーンのどの場所に注入されるかを示しています。パターン・ジェネレータがデータ（PRBS 27 – 1、差動振幅 =800mV）を 40インチのトレースを経由してレシーバに送信します。次に、オシロスコープと誤差検出器を使用してトランスミッタを観察します。

トランスミッタとレシーバの 4つのペアを切り替えて、ビット誤り率（BER）10e-12を観察します。次に、WaveCrestジッタ・アナライザで、すべてのデカップリング・キャパシタを同じ状態に維持したまま、伝送出力を測定します。これらのキャパシタを徐々に取り外すと、アナライザは再びジッタを測定します。テストの初期段階では、集積回路の周囲に、4 個の 0.001µF キャパシタ、14 個の 0.01µFキャパシタ、および 14個の 0.1µFキャパシタが配置されています。表 7に各キャパシタを徐々に取り外した場合のジッタの結果を示します。



図 66. ボード最下部のデカップリング・キャパシタ

すべての側面から、0.001µFキャパシタ、0.01µF抵抗、0.1µFキャパシタの順に同様に取り外します。WaveCrest ジッタ・アナライザは、すべてのキャパシタがそのままの状態で取り外されるときから、すべて取り外されるまでのプロセス全体を通して徐々に結果を読み取ります。表 7 に、取り外しプロセスの各段階におけるジッタの読み取り結果を示します。

表 7. キャパシタ取り外しプロセス時のジッタ読み取り結果

ボード上のキャパシタの状態ピーク・トゥ・ピークの確定ジッタ

ランダム・ジッタ、1シグマ

Wave-Crestで測定したトータル・ジッタ（ps）

ホワイト・ノイズが注入されている間すべてのキャパシタをそのまま維持

65.4 6 142.6

0.001µFキャパシタをすべて取り外し 64.5 5.9 141

すべての 0.001µF キャパシタと 5 つの 0.01µFキャパシタを取り外し

59.2 5.3 125

すべての 0.001µF キャパシタ、5 個の 0.01µFキャパシタ、6個の 0.1µFキャパシタを取り外し

64.7 5.12 130

すべての 0.001µF キャパシタ、11 個の 0.01µFキャパシタ、6個の 0.1µFキャパシタを取り外し

78.2 4.8 138.5

すべてのキャパシタを取り外し 64.3 5.55 138



ボード問題のために、表 7 に示すジッタの読み取り数は一般的に高くなっています。それでも、ジッタの読み取り結果を比較することは非常に重要です。このテスト結果を見ると、デカップリング・キャパシタを取り外すと、最初は性能が向上しますがそれ以降は低下することが分かります。

このケースでは、パワー・プレーンと GND プレーンは 4 ミル離れているので、ボードに多数のキャパシタは必要ありません。前述のとおり、パワー /GND プレーンが非常に近いときは、優れたデカップリング・メカニズムが提供されます。テスト結果は、0.1µF と 0.01µF のキャパシタのみを使用している場合、キャパシタが少ないほど動作が良好なことを示しています。より低い周波数ノイズに対しては、電圧レギュレータと共に 22µFキャパシタを使用します。

図 67に、デカップリング・キャパシタの適切な配置を示します。配置が適切であれば、インダクタンスが減少しキャパシタがより効果的になります。



図 67. デカップリング・キャパシタの適切な配置

「同時スイッチング・ノイズ」の項で説明したように、デカップリング・キャパシタを ICから 1インチ以上離すと、同時スイッチング・ノイズ（SSN）への効果が失われます。高周波数キャパシタは、互いにできるだけ近づけて配置しなければなりません。また、キャパシタに必要なフライト・タイムは発振周波数に依存するため、高周波数キャパシタは集積回路の近傍に配置する必要があります。

ビア

ループパワー

デカップリング・キャパシタ

グランド

集積回路

ビア

ループパワー

デカップリング・キャパシタ

グランド

集積回路

LC2π

1foscillation =



0.01µFキャパシタは、0.1µFキャパシタより近づける必要があります。次の式を使用して、

周波数 = 速度 × 波長

波長（速度 = 1/遅延 ~ 1/200ps/インチ（FR4）= 5ギガ・インチ /秒）を求めることができます。キャパシタの配置は波長の何分の 1かでなければなりません。アルテラは各 FPGA について特定のガイドラインを提供しています。詳細については、アルテラ・アプリケーションにお問い合わせください。

レイヤ・スタックアップ

レイヤ・スタックアップ・デザインを決定する際は、ボード・レイアウトに関するすべての問題（同時スイッチング出力ノイズ（SSN）、デカップリング、トレース・レイアウト、ビアなど）を考慮する必要があります。この項では、レイヤ・スタックアップ・デザインに関するヒントを紹介します。ここで説明する内容は、この資料の他の項と併せて参照してください。

図 68に、24レイヤ・スタックアップに対する優れたレイアウト・テクニックを示します。トレースは 2 つのリファレンス・プレーンに挟まれたストリップラインです。図 68に示す寸法に特に意味はなく、前項のガイドラインで指定されている内容に応じて変更できます。リファレンス・レイヤ（パワー・レイヤおよび GNDレイヤ）の厚さは 1オンスで、信号層の厚さは 0.5オンスです。パワー・プレーンおよび GND プレーンは互いに近づけて配置され、デカップリングに適切なパラレル・プレート・キャパシタンスを形成しています。

詳しくは、「デカップリング」の項を参照してください。



図 68. 24レイヤ・スタックアップ

図 68に示すレイアウトは、理想的なスタックアップ・デザインです。実際にはシステムの制約があるため現実的には不可能です。適切な現実的なスタックアップ・デザインについては、このハンドブックで説明する他の一般的なレイアウト・ガイドラインを参照してください。他のコンフィギュレーションについては、お問い合わせください。



スプリット・プレーンはできるだけ避けてください。ただし、スプリット・プレーンが必要な場合、それを基準とするトレースがスプリットを越えないようにします。トレースがスプリットを越えると、伝送経路上でループ・インダクタンスが増加します。リターン電流は強制的に非効率的な経路を流れループが増加します。場合によっては、高速信号に堅牢なリターン・パスを提供するためにグランド・アイランドが必要になることもあります。

改訂履歴「AN 315: 高速 FPGAのプリント基板の設計ガイドライン Ver. 1.1」に記載された情報は、以前のバージョンの内容に優先します。

バージョン 1.1

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