DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 1

はじめにザイ リ ン ク ス Zynq®-7000 All Programmable SoC および 7 シリーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ン コアは、 「DDR3 および DDR2 SDRAM」 、 「QDR II+ SRAM」 、「RLDRAM II/RLDRAM 3」、 「LPDDR2 SDRAM」 への高性能な接続を提供します。

DDR3 および DDR2 SDRAMこ こでは、DDR3 および DDR2 SDRAM を使用したザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョンの特長、 アプ リ ケーシ ョ ン、 機能の概要について説明します。 これらのソ リ ューシ ョ ンは、 オプシ ョ ン と して AXI4 スレーブ インターフェイスでも利用できます。

DDR3 SDRAM の機能

• 大 72 ビッ ト幅のインターフェイスをサポート

• シングルおよびデュアル ランクの UDIMM、 RDIMM、SODIMM をサポート

• DDR3 (1.5V) および DDR3L (1.35V)

• 1 Gb、 2 Gb、 4 Gb、 および 8 Gb のデバイスをサポート

• 8 バンクをサポート

• x8 および x16 デバイスをサポート

• 8:1 の DQ:DQS 比をサポート

• データ バス幅 (8 の倍数、 大 72 ビッ ト ) を指定可能

• 8 ワード バース ト をサポート

• 5 ～ 14 サイクルの CAS (列アドレス ス ト ローブ) レイテンシ (CL) をサポート

• オンダイ終端 (ODT) をサポート

• 5 ～ 10 サイクルの CAS 書き込みレイテンシをサポート

• ZQ キャ リブレーシ ョ ン – 初期および周期 (指定可能)

• DDR3 のライ ト レベリ ングをサポート (DDR3 デザインに必要なフライバイ配線トポロジ)

• JEDEC® 準拠の DDR3 初期化をサポート

• Verilog と VHDL でソース コードを提供 ( 上位ファイルのみ)

• 4:1 および 2:1 のメモ リ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• ECC をサポート

• 書き込み中および非アクティブ時に DQ/DQS IBUF および内部終端を自動的に無効にして I/O の全体消費電力を削減する [I/O Power Reduction] オプシ ョ ン

• 内部 VREF をサポート

• 大 8 つのコン ト ローラーを使用するマルチコン ト ローラーをサポート

• 2 つのコン ト ローラー要求処理モード

o Normal: システムのスループッ ト と レイテンシが 適となるよ うに要求を並べ替え

o Strict: メモ リ要求を受信順に処理

Zynq-7000 AP SoC および 7 シリーズデバイス メモリ インターフェイス

ソリューシ ョ ン (v4.1)DS176 2016 年 11 月 30 日 Advance 製品仕様

この LogiCORE™ IP について

コアの概要

サポート されるデバイス ファ ミ リ (1)

Zynq®-7000 All Programmable SoC、 Virtex®-7(2)、Kintex®-7(2)、 Artix®-7

サポート されるメモ リ

DDR3 コンポーネン ト と DIMM、DDR2 コンポーネン ト とDIMM、 QDR II+、 RLDRAM II、 RLDRAM 3、 および

LPDDR2 SDRAM コンポーネン ト

リ ソース 表 1 を参照

コアに含まれるもの

資料 製品仕様ユーザー ガイ ド

デザイン ファ イル Verilog、 VHDL ( 上位ファイルのみ)

サンプル デザイン Verilog、 VHDL ( 上位ファイルのみ)

テス トベンチ なし

制約ファイル XDC

サポート されるソフ ト ウェア ドライバー

N/A

テスト済みデザイン フロー (3)

デザイン入力 Vivado® Design Suite

シミ ュレーション サポート されるシ ミ ュレータについては、『Vivado Design Suite ユーザー ガイ ド : リ リース ノート

ガイ ド、 インス トールおよびライセンス』 を参照

合成(4) Vivado 合成

サポート

ザイ リ ンクス サポート ウェブ ページで提供

注記 : 1. サポート されているデバイスの一覧は、 MIG の 『IP リ リース ノート

ガイ ド』 を参照してください。2. パフォーマンスの詳細は、 『Virtex-7 T/XT FPGA データシート : DC 特

性および AC スイ ッチ特性』 (DS183) または 『Kintex-7 FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS182) を参照して ください。

3. サポート されているツールのバージ ョ ンは、『Vivado Design Suite ユーザー ガイ ド : リ リース ノート ガイ ド、 インス トールおよびライセンス』 を参照してください。

4. このコアでは Synplify の標準合成フローはサポート されていません。

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 2

DDR2 SDRAM の特長• 大 64 ビッ ト幅のインターフェイスをサポート

• シングル ランクの UDIMM、 RDIMM、 SODIMM をサポート

• 1 Gb および 2 Gb のデバイスをサポート (その他の集積度は MIG ツールの [Create Custom Part] で指定)

• 4 および 8 バンクをサポート

• x8 および x16 デバイスをサポート

• 8:1 の DQ:DQS 比をサポート

• データ バス幅 (8 の倍数、 大 72 ビッ ト ) を指定可能

• 8 ワード バース ト をサポート

• 3 ～ 6 サイクルの CAS (列アドレス ス ト ローブ) レイテンシをサポート

• オンダイ終端 (ODT) をサポート

• JEDEC 準拠の DDR2 初期化をサポート

• Verilog と VHDL でソース コードを提供 ( 上位ファイルのみ)

• 4:1 および 2:1 のメモリ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• ECC をサポート

• 書き込み中および非アクティブ時に DQ/DQS IBUF および内部終端を自動的に無効にして I/O の全体消費電力を削減する [I/OPower Reduction] オプシ ョ ン

• 内部 VREF をサポート

• 2 つのコン ト ローラー要求処理モード

o Normal: システムのスループッ ト とレイテンシが 適となるよ うに要求を並べ替え

o Strict: メモ リ要求を受信順に処理

• MIG ツールを複数回実行するこ とで 1 つの FPGA で複数のコン ト ローラーをサポート

アプリケーシ ョ ン

ザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョ ンの代表的なアプリ ケーシ ョ ンと して、DDR3 SDRAM およびDDR2 SDRAM インターフェイスがあ り ます。

図 1 に、ユーザー デザインと DDR2 または DDR3 SDRAM デバイスを接続する 7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョンの概略ブロ ッ ク図を示します。 デザインの物理層 (PHY) 側は FPGA I/O ブロ ッ ク (IOB) を介して DDR2 または DDR3 SDRAM デバイスに接続し、 ユーザー インターフェ イ ス側は FPGA ロジ ッ ク を介してユーザー デザインに接続しています。 デザインの詳細は、『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 2] を参照してください。

X-Ref Target - Figure 1

図 1 : DDR2/DDR3 SDRAM メモリ インターフェイス ソリューシ ョ ン

7 Series FPGAs Memory Interface Solution

7 Series FPGAs

User Design

DDR3 SDRAM

User Interface

Block

UserInterface

Memory Controller

Physical Layer

Physical InterfaceNative Interface

IOB

DS176_01_083010

PHY Interface

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 3

機能の説明

図 1 に示すよ うに、 ザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョ ンの 上位ファンクシ ョ ン ブロ ッ クは次で構成されます。

• ユーザー インターフェイス ブロ ッ ク

o ユーザー デザインへのユーザー インターフェイスを提供

o ネイティブ インターフェイスに代わるシンプルで容易に使用できるインターフェイス

o 読み出し /書き込みデータをバッファー

o 要求順と一致するよ うに、 読み出し リ ターン データの順序を並べ替え

o フラ ッ ト アドレス空間であ り、 それを SDRAM アドレス空間に変換

• メモ リ コン ト ローラー ブロ ッ ク

o ユーザー デザインからの要求を受信

o SDRAM の性能を 大限にするため、 デッ ド状態を 小限になるよ うに要求順を並べ替え

o SDRAM の行/バンク構成を管理

o リ フレッシュ、 アクティブ化/プリチャージなど高レベルの SDRAM 管理を実行

• PHY ブロ ッ ク

o シンプルなインターフェイスを介してメモ リ コン ト ローラー ブロ ッ ク と接続し、 信号を SDRAM との間で実際に送受信される信号に変換

o 各クロ ッ ク ド メ イン間で制御およびデータの変換と同期

o SDRAM を初期化

o DDR3 のライ ト レベリ ングを実行 (DDR3 デザインに必要なフライバイ配線トポロジ)

o 読み出しデータに対してキャプチャ ク ロ ッ クが中央に位置するよ うにキャ リブレーシ ョ ンを実行

図 1 は、 メモ リ インターフェイスに接続しているユーザー デザインでもあ り ます。 コアと共にユーザー デザインのサンプルが提供されています。デザインの詳細は、 『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 2] を参照してください。

AXI4 スレーブ インターフェイスの特長

次に示すオプシ ョ ン機能は MIG の GUI で選択できます。

• AMBA® AXI4 スレーブに準拠したメモ リマップ方式のインターフェイス

• AXI4-Lite インターフェイスで ECC 制御およびステータス レジスタをサポート

• 1:1 のコン ト ローラー対クロ ッ ク比

• 64、 128、 256、 512 ビッ トの AXI4 インターフェイス データ幅をサポート し、 8、 16、 32、 64、 72 ビッ ト (72 ビッ トは 64 ビッ トのデータおよび 8 ビッ トの ECC の使用時にサポート される ) のメモ リ データ幅に対応

• アドレス幅のパラ メーター指定をサポート

• 大 256 データ ビートのインク リ メンタル (INCR) バース ト をサポート

• WRAP バース ト をサポート

• 大 8 つの DDR3 SDRAM コン ト ローラーを使用するマルチコン ト ローラーをサポート

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

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QDR II+ SRAMこ こでは、QDR II+ SRAM デバイスを使用したザイ リ ンクス 7 シ リーズ FPGA のメモリ インターフェイス ソ リ ューシ ョ ンの特長、アプリ ケーシ ョ ン、 機能の概要について説明します。

機能• QDR II+ SRAM デバイスをサポート

• x18 および x36 のメモ リ幅をサポート

• データ バス幅 (x18、 x36) を指定可能

• 2 ワードおよび 4 ワード バース ト をサポート

• Verilog と VHDL でソース コードを提供 ( 上位ファイルのみ)

• 2:1 のメモ リ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• 2.0 および 2.5 サイ クルの読み出しレイテンシをサポート

• 固定レイテンシ モードをサポート

• 内部 VREF をサポート

• 大 8 つのコン ト ローラーを使用するマルチコン ト ローラーをサポート

アプリケーシ ョ ン

QDR II+ SRAM は、 クロ ッ クの立ち上がりエッジおよび立ち下がりの両エッジで独立した読み出しバス と書き込みバスを使用する、 高速なデータ転送が可能です。 このメモ リ デバイスは、 高性能システムで次のよ うな一時的なデータ ス ト レージと して使用されます。

• ネッ ト ワーク システムのルッ クアップ テーブル

• ネッ ト ワーク スイ ッチのパケッ ト バッファー

• 高速演算のキャッシュ メモ リ

• 高性能テスターのデータ バッファー

図 2 に、 ユーザー デザインと QDR II+ SRAM デバイスを接続する 7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ンの概略ブロ ッ ク図を示します。

X-Ref Target - Figure 2

図 2: QDR II+ SRAM メモリ インターフェイス コア

7 Series FPGAs QDR II+ SRAM Memory Interface Solution

PHY

7 Series FPGAs

User DesignQDR II+ SRAMUser

InterfacePhysical InterfaceIOB

DS176_02_030911

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 5

機能の説明

図 2 に示すよ うに、 上位ファンクシ ョ ン ブロッ クはユーザー デザインと QDR II+ SRAM デバイスに接続する PHY で構成されます。

PHY ブロ ッ ク :

• ユーザーからのシンプルな読み出し /書き込みコマンドを QDR II+ SRAM プロ ト コルに準拠するよ うに変換

• ク ロ ッ クの 1 サイ クルで読み出しおよび書き込みのユーザー ト ランザクシ ョ ンをそれぞれ 1 回ずつ発行でき、 高のスループッ トを実現

• データに対してクロ ッ クが中央に位置するよ うにキャ リブレーシ ョ ンを実行

• 対応する valid 信号と共にデータをユーザーに返す

• 各クロ ッ ク ド メ イン間で変換と同期

• 周波数が 1/2 で 適化されたデザインを実装するこ とで、 メモ リ コン ト ローラーが不要になる

デザインの詳細は、コアに付属する 『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザーガイ ド』 (UG586) [参照 2] を参照してください。

RLDRAM II/RLDRAM 3こ こでは、RLDRAM II/RLDRAM 3 デバイスを使用したザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョ ンの特長、 アプリ ケーシ ョ ン、 機能の概要について説明します。

RLDRAM II の特長• RLDRAM II との共通 I/O (CIO) メモ リ デバイスをサポート

• x18 および x36 のメモ リ幅をサポート

• データ バス幅 (x18、 x36、 x72) を指定可能

• 4 ワードおよび 8 ワード バース ト をサポート

• コンフ ィギュレーシ ョ ン 1、 2、 3 をサポート

• アドレス マルチプレクス モードをサポート

• ODT をサポート

• Verilog と VHDL でソース コードを提供 ( 上位ファイルのみ)

• 2:1 のメモ リ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• 内部 VREF をサポート

• 大 8 つのコン ト ローラーを使用するマルチコン ト ローラーをサポート

RLDRAM 3 の特長• x18 および x36 のメモ リ幅をサポート

• データ バス幅 (x18、 x36、 x72) を指定可能

• 2 ワード、 4 ワード、 8 ワード バース ト をサポート

• アドレス マルチプレクス モードをサポート

• ODT をサポート

• ソース コードの提供は Verilog のみ

• 4:1 のメモ リ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• 内部 VREF をサポート

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

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アプリケーシ ョ ン

RLDRAM II/RLDRAM 3 デバイスは、 高性能システムで次のよ うな一時的なデータ ス ト レージと して使用されます。

• ネッ ト ワーク システムのルッ クアップ テーブル

• ネッ ト ワーク スイ ッチのパケッ ト バッファー

• 高速演算のキャッシュ メモ リ

• 高性能テスターのデータ バッファー

図 3 に、 ユーザー デザインと RLDRAM デバイスを接続する 7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ンの概略ブロ ック図を示します。 物理層は FPGA IOB を介して RLDRAM デバイスに接続し、 ユーザー インターフェイスは FPGA ロジッ クを介してユーザー デザインに接続しています。

機能の説明

図 3 に示すよ うに、 RLDRAM メモ リ インターフェイス ソ リ ューシ ョ ンの 上位ファンクシ ョ ン ブロ ッ クは次で構成されます。

• ユーザー インターフェイス ブロ ッ ク

o ユーザー デザインへのユーザー インターフェイスを提供

o コマンドおよび書き込みデータをバッファー

• メモ リ コン ト ローラー ブロ ッ ク

o ユーザー デザインからの要求を受信

o メモ リ規格に準拠してコマンドを順に処理

o リ フレッシュなど高レベルの SDRAM 管理を実行し、 バンク アクセスを制御

• 物理層 (PHY) ブロ ッ ク

o シンプルなインターフェイスを介してメモ リ コン ト ローラー ブロ ッ ク と接続し、信号を RLDRAM との間で実際に送受信される信号に変換

o メモ リ初期化シーケンスを実行

o データに対してクロ ッ クが中央に位置するよ うにキャ リブレーシ ョ ンを実行

o 対応する valid 信号と共にデータをユーザーに返す

デザインの詳細は、コアに付属する 『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザーガイ ド』 (UG586) [参照 2] を参照してください。

X-Ref Target - Figure 3

図 3 : RLDRAM メモリ インターフェイス コア

7 Series FPGAs RLDRAM Memory Interface Solution

7 Series FPGAs

User Design

RLDRAM Device

User Interface

Block

UserInterface

Memory Controller

Physical Layer

Physical InterfaceController Interface

IOB

DS176_03_031011

PHY Interface

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 7

LPDDR2 SDRAMこ こでは、LPDDR2 SDRAM を使用したザイ リ ンクス 7 シ リーズ FPGA のメモリ インターフェイス ソ リ ューシ ョ ンの特長、アプ リ ケーシ ョ ン、 機能の概要について説明します。

LPDDR2 SDRAM の特長• 大 32 ビッ ト幅のインターフェイスをサポート

• 2 Gb および 4 Gb のデバイスをサポート

• 8 バンクをサポート

• x16 および x32 デバイスをサポート

• 8:1 の DQ:DQS 比をサポート

• 8 ワード バース ト をサポート

• JEDEC 準拠の LPDDR2 SDRAM の初期化をサポート

• Verilog でソース コードを提供

• 2:1 のメモ リ対 FPGA ロジッ ク インターフェイスのクロ ッ ク比をサポート

• 内部 VREF をサポート

• 2 つのコン ト ローラー要求処理モード

o Normal: システムのスループッ ト とレイテンシが 適となるよ うに要求を並べ替え

o Strict: メモ リ要求を受信順に処理

アプリケーシ ョ ン

ザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョ ンの代表的なアプリ ケーシ ョ ンと して、LPDDR2 SDRAM インターフェイスがあ り ます。

図 4 に、 ユーザー デザインと LPDDR2 SDRAM デバイスを接続する 7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ンの概略ブロ ッ ク図を示します。デザインの物理層 (PHY) 側は FPGA I/O ブロ ッ ク (IOB) を介して LPDDR2 SDRAM デバイスに接続し、ユーザーインターフェイス側は FPGA ロジッ クを介してユーザー デザインに接続しています。 デザインの詳細は、 コアに付属する 『Zynq-7000AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 2] を参照してください。

X-Ref Target - Figure 4

図 4: LPDDR2 SDRAM メモリ インターフェイス ソリューシ ョ ン

7 Series FPGAs Memory Interface Solution

7 Series FPGAs

User Design

LPDDR2 SDRAM

User Interface

Block

UserInterface

Memory Controller

Physical Layer

Physical InterfaceNative Interface

IOB

DS176_01_083012

PHY Interface

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

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機能の説明

図 4 に示すよ うに、 ザイ リ ンクス 7 シ リーズ FPGA のメモ リ インターフェイス ソ リ ューシ ョ ンの 上位ファンクシ ョ ン ブロ ッ クは次で構成されます。

• ユーザー インターフェイス ブロ ッ ク

o ユーザー デザインへのユーザー インターフェイスを提供

o ネイティブ インターフェイスに代わるシンプルで容易に使用できるインターフェイス

o 読み出し /書き込みデータをバッファー

o 要求順と一致するよ うに、 読み出し リ ターン データの順序を並べ替え

o フラ ッ ト アドレス空間であ り、 それを SDRAM アドレス空間に変換

• メモ リ コン ト ローラー ブロ ッ ク

o ユーザー デザインからの要求を受信

o SDRAM の性能を 大限にするため、 デッ ド状態を 小限になるよ うに要求順を並べ替え

o SDRAM の行/バンク構成を管理

o リ フレッシュ、 アクティブ化/プリチャージなど高レベルの SDRAM 管理を実行

• 物理層 (PHY) ブロ ッ ク

o シンプルなインターフェイスを介してメモ リ コン ト ローラー ブロ ッ ク と接続し、 信号を SDRAM との間で実際に送受信される信号に変換

o 各クロ ッ ク ド メ イン間で制御およびデータの変換と同期

o SDRAM を初期化

o 読み出しデータに対してキャプチャ ク ロ ッ クが中央に位置するよ うにキャ リブレーシ ョ ンを実行

図 4 は、 メモ リ インターフェイスに接続しているユーザー デザインでもあ り ます。デザインの詳細は、 コアに付属する 『Zynq-7000 APSoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 2] を参照してください。

仕様全般コアのバンク、ピン配置、内部クロ ッ ク リ ソースの要件などの詳細は、『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 2] を参照してください。

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 9

リソース使用状況

検証ザイ リ ンクスが提供する 7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ン コアは、 シ ミ ュレーシ ョ ンで検証されています。検証テス トの内容は次のとおりです。

• 初期化シーケンス

• 読み出しキャ リブレーシ ョ ン

• メモ リ読み出し

• メモ リ書き込み

• 行/バンク管理

• ラ イ ト レベリ ング

表 1 : 7 シリーズ FPGA のリソース使用率

製品(1) LUT フリ ップフロップ BUFG PLLE2 MMCM ブロック RAM

7 シ リーズ FPGA DDR3 SDRAM(2) 14,016 9,019 4(3)(4) 1 2(3) 2

7 シ リーズ FPGA DDR2 SDRAM(2) 9,267 6,038 2 1 1 0

7 シ リーズ FPGA QDR II+SRAM 3,209 2,568 2 1 1 0

7 シ リーズ FPGA RLDRAM II 6,261 4,519 2 1 1 7

7 シ リーズ FPGA RLDRAM 3 9,039 7,950 2 1 1 12

7 シ リーズ FPGA LPDDR2 SDRAM 3,952 3,285 2 1 1 0

注記 : 1. リ ソース使用率は、選択したオプシ ョ ンや使用する メモ リ デバイスに依存します。 リ ソースの情報は、 72 ビッ ト DDR3 SDRAM、

72 ビッ ト DDR2 SDRAM、 36 ビッ ト QDR II+ SRAM、 72 ビッ ト RLDRAM II、 72 ビッ ト RLDRAM 3、 32 ビッ ト LPDDR2 SDRAMインターフェイスの場合を示しています。

2. UDIMM 72 ビッ ト デザイン (ECC は無効) です。

3. デザイン周波数が > 667 MHz の場合、 3 つの BUFG と 2 つの MMCM がデザインで使用されます。 デザイン周波数が < 667 MHzの場合、 2 つの BUFG と 1 つの MMCM しかデザインで使用されません。

4. 書き込みキャ リブレーシ ョ ン中にクロ ッ クに使用する BUFG は 1 つです。

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 10

参考資料こ こでは、 このデータシートに関連する補足資料の参照先を示します。

1. JEDEC 規格 JESD79-3E: DDR3 SDRAM, JEDEC Solid State Technology AssociationJEDEC 規格 JESD79-2F: DDR2 SDRAM Specification, JEDEC Solid State Technology AssociationJEDEC ウェブ ページ

次の資料は、 ザイ リ ンクス MIG ソ リ ューシ ョ ン センター - 資料から入手できます。

注記 : 日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

2. 『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586: 英語版、 日本語版)

3. 7 シ リーズ FPGA データシート

4. 『Virtex-7 T/XT FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS183: 英語版、 日本語版)

5. 『Kintex-7 FPGA データシート : DC 特性および AC スイ ッチ特性』 (DS182: 英語版、 日本語版)

6. 『ISE から Vivado Design Suite への移行ガイ ド』 (UG911: 英語版、 日本語版)

7. 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896: 英語版、 日本語版)

ライセンスおよび注文情報このザイ リ ンクス LogiCORE IP モジュールは、 ザイ リ ンクス エンド ユーザー ラ イセンス規約のも とザイ リ ンクス Vivado Design Suiteを使用して追加コス ト なしで提供されています。 この IP およびその他のザイ リ ンクス LogiCORE IP モジュールに関する情報は、 IP コアのページから入手できます。 その他のザイ リ ンクス LogiCORE IP モジュールおよびツールの価格および提供状況については、お近くのザイ リ ンクス販売代理店にお問い合わせください。

改訂履歴次の表に、 この文書の改訂履歴を示します。

日付 バージョ ン 内容

2016 年 11 月 30 日 4.1 Vivado Design Suite で MIG v4.1 をサポート。

2016 年 10 月 5 日 4.1• Vivado Design Suite で MIG v4.1 をサポート。

• 自動車用の免責条項を追加。

2016 年 6 月 8 日 4.0 Vivado Design Suite で MIG v4.0 をサポート。

2016 年 4 月 6 日 3.0 Vivado Design Suite で MIG v3.0 をサポート。

2015 年 11 月 18 日 2.4 Vivado Design Suite で MIG v2.4 をサポート。

2015 年 9 月 30 日 2.4• Vivado Design Suite で MIG v2.4 をサポート。

• 「AXI4 スレーブ インターフェイスの特長」 に 8 ビッ トの ECC 使用時の 72 ビッ ト を追加。

2015 年 6 月 24 日 2.3 • Vivado Design Suite で MIG v2.3 をサポート。

2015 年 4 月 1 日 2.3• Vivado Design Suite で MIG v2.3 をサポート。

• 表 1 を更新: 7 シ リーズ FPGA のリ ソース使用率

2014 年 11 月 19 日 2.3 • Vivado Design Suite で MIG v2.3 をサポート。

2014 年 10 月 1 日 2.2 • Vivado Design Suite で MIG v2.2 をサポート。

2014 年 6 月 4 日 2.1• Vivado Design Suite で MIG v2.1 をサポート。

• 表 1 を更新: 7 シ リーズ FPGA のリ ソース使用率

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 11

2013 年 12 月 18 日 2.0• Vivado Design Suite で MIG v2.0 をサポート。

• 資料タイ トルを変更。

2013 年 10 月 2 日 2.0• Vivado Design Suite で MIG v2.0 をサポート。

• IP の基本データ表の 「シ ミ ュレーシ ョ ン」 欄を更新。

2013 年 6 月 19 日 2.0 Vivado Design Suite で MIG v2.0 をサポート。 コアのバージ ョ ン番号と一致するよ うに リ ビジ ョ ン番号を 2.0 に変更。

2013 年 3 月 20 日 1.8

• ISE 14.5 と Vivado Design Suite で MIG v1.9 をサポート。

• リ ソースの表を別に設けた リ ソースのセクシ ョ ンに移動。

• 「 リ ソース使用状況」 の表 1 に記載の 7 シ リーズ FPGA DDR3 SDRAM をアップデート。

• LPDDR2 SDRAM に関する記載を追加。

2012 年 12 月 18 日 1.7

• ISE 14.4 と Vivado 2012.4 Design Suite で MIG v1.8 をサポート。

• 8 Gb を DDR3 SDRAM の特長に追加。

• VHDL のサポート を追加。

2012 年 10 月 16 日 1.6 ISE 14.3 と Vivado 2012.3 Design Suite で MIG v1.7 をサポート。 RLDRAM 3 に関する内容を追加。

2012 年 7 月 25 日 1.5 ISE 14.2 と Vivado 2012.2 Design Suite で MIG v1.6 をサポート。

2012 年 4 月 24 日 1.4

ISE 14.1 で MIG v1.5 をサポート。

• すべてのメモ リ デバイスについて、 上位ファイルの VHDL ソース コードを追加。

• DDR3/DDR2 SDRAM: [I/O Power Reduction] オプシ ョ ンを追加。 ECC 制御とステータス レジスタに関する AXI4-Lite インターフェイスのサポート を追加。 72 ビッ ト データ幅を追加。

2012 年 1 月 18 日 1.3

ISE 13.4 で MIG v1.4 をサポート。

• DDR3 SDRAM: 4 Gb デバイス、 DDR3L (1.35V)、デュアル ランク UDIMM、 RDIMM、 SODIMMのサポート を追加。 AXI4-Lite インターフェイス と 72 ビッ ト データ幅のサポート を削除。

• DDR2 SDRAM のサポート を追加。

2011 年 10 月 19 日 1.2

ISE 13.3 で MIG v1.3 をサポート。

• IP の基本データ表に 「 リ ソース」 欄を追加。

• DDR3 SDRAM: 大 8 つのコン ト ローラーのサポート を追加。インターフェイス ク ロ ッ ク比として 2:1 を追加。 AXI4-Lite インターフェイスのサポート を追加。 メモ リ データ幅のオプシ ョンに 72 を追加。

• QDR II+ SRAM: 2 ワード バース トのサポート を追加。 大 8 つのコン ト ローラーのサポート を追加。

• RLDRAM II: アドレス マルチプレクス モードのサポート を追加。 大 8 つのコン ト ローラーのサポート を追加。

2011 年 6 月 22 日 1.1ISE 13.2 を リ リース。 文書全体に RLDRAM II のサポート を追加。 1 ページの 「DDR3 SDRAM の機能」 の箇条書き項目にシングル ランク UDIMM のサポート を追加。 内部 VREF のサポート を追加。

2011 年 3 月 1 日 1.0 初版

日付 バージョ ン 内容

Zynq-7000 AP SoC および 7 シリーズ デバイス メモリ インターフェイス ソリューシ ョ ン (v4.1)

DS176 2016 年 11 月 30 日 japan.xilinx.comAdvance 製品仕様 12

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」 、 およびすべて受領者の責任で (with all faults) という状態で提供され、 ザイリ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であった り、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いません。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照して ください。 IP コアは、 ザイ リンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とになり ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケーシ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。

自動車用のアプリ ケーシ ョ ンの免責条項

オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前に安全を目的と して十分なテス ト を行う ものと します。セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクはすべて顧客が負い、 製品責任の制限を規定する適用法令および規則にのみ従う ものと します。

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