《数字电子技术》

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5.6 几种常见的时序逻辑电路

§5.6§5.6 几种常用的时序逻辑电路

§5.6.1 计数器（ Counter ）§5.6.1 计数器（ Counter ）

计数器是数字设备的基本逻辑部件，其主要功能是记录输入脉冲的个数。计数器所能记忆的最大脉冲个数称作该计数器的“模”。

计数器可以应用在：计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所；另外，数字化仪表的压力、时间、温度等物理量的 A/D 、 D/A 转换也都要通过脉冲计数来实现。

计数器可进行如下分类：


按工作方式

同步计数器(Synchronous Counter)

异步计数器(Asynchronous Counter)

按计数容量

二进制计数器(Binary Counter)

十进制计数器(Dec Counter)

任意进制计数器(Discretional Counter)

按功能

加法计数器(Up Counter)

减法计数器(Down Counter)

可逆计数器(Up/Down Counter)



一、异步计数器

1 、异步二进制加法计数器（ 1 ）原理说明

按照二进制加法计数器规则：若低位是 0 ，则再记入 1 时低位应变 1 ；若低位已经是 1 ，则再记入 1 时低位应变 0 ，同时向高位产生进位信号，使高位翻转一次。

用 T’ 触发器构成异步二进制加法计数器应最简单。


为什么？


以下降沿触发的 3位异步二进制加法计数器为例，其逻辑图如图 5.6.1 所示。

图 5.6.1 3 位异步二进制计数器电路图



图 5.6.2 3 位异步二进制计数器时序图



因为当低位由 1 变 0 时，需向高端进位， Q 端的下降沿正好可以作为高位的时钟信号（如图 5.6.2 分析所示）。

此例中，因为使用的是下降沿动作的 T’ 触发器组成的计数器，所以需将低位触发器的 Q 端接至高位触发器的时钟输入端即可。（为什么？）


触发器输出端新状态的建立要比 CP 下降沿滞后一个传输延迟时间，则总的延迟时间可达

（其中 N 为触发器的数目）。

pdt

pdtNt *

电路非常简单，几乎不用附加任何门电路。优点：

缺点：


思考：如何用上升沿触发的 T’ 触发器组成异步二进制加法计数器？

解答：将每一级触发器的进位脉冲改为由端输出。Q


【例 5.6.1 】试用 D-FF 构成上升沿触发的 4位二进制异步加法计数器。

图 5.6.3 上升沿动作的 4 位异步二进制加法计数器电路图


【例 5.6.2 】试用 JK-FF 构成下降沿触发的 4位二进制异步加法计数器。

图 5.6.4a 下降沿动作的 4位异步二进制加法计数器电路图



从以上例子可以看出，若的频率为，则的频率可分别为、、、，这说明计数器具有分频作用，也叫做分频器（ Frequency Divider ）。

0cp 0f 3210 ,,, QQQQ

02

1f 04

1f 08

1f 016

1f

图 5.6.4b 下降沿动作的 4 位异步二进制加法计数器时序图


Q3

Q2

Q1

Q0

cp0


相对于的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。

计数器中能计到的最大数称为计数长度或计数容量， n 位二进制计数器的计数容量为，而称计数器的状态总数为计数器的模（也称循环长度）。在逻辑符号中以“ CTRDIVm” 标注模的值。

12 n

nN 2

0f


思考：计数器与分频器有何联系与区别？


2 、异步二进制减法计数器（ 1 ）原理说明

二进制减法计数器规则：若低位是 1 ，则再输入一个减法计数脉冲后应翻成 0 ；若低位已经是0 ，则再输入一个减法计数脉冲后应翻成 1 ，同时向高位发出错位信号，使高位翻转。

若将 T’ 触发器之间按二进制减法计数规则连接，就得到二进制减法计数器。



图 5.6.5 下降沿动作的 3位异步二进制减法计数器电路图


【例 5.6.3 】下降沿动作的 3位二进制减法计数器原理图如图 5.6.5 所示：


图 5.6.6 下降沿动作的 3位异步二进制减法计数器时序图


ii Qcp


思考：如何用触发器构成上升沿动作的异步二进制减法计数器？

T

解答：只需将触发器的 Q 端引出作相邻高位的时钟脉冲即可。

T

小结：用触发器构成不同有效沿的异步二进制加 / 减法计数器的规则是：

T

上 / 下沿加 / 减法下降沿动作上升沿动作

加法计数器 Q

减法计数器 QQ

Q



3 、异步十进制计数器典型的异步十进制加法计数器电路图如图 5.6.7 所示：

图 5.6.7 异步十进制加法计数器电路图

图 5.6.8a 异步十进制加法计数器状态转换图竞争－冒险

若加入若干级非门延迟



异步计数器——

优点：结构简单，用 T’ 触发器构成二进制计数器可不附加任何其它电路；

缺点：进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争－冒险现象。



优点：时钟 CP 同时触发计数器中的全部触发器，所以工作速度快，工作效率高；缺点：电路结构相对复杂。

1 、同步二进制加法计数器


二、同步计数器

用 T及 T’ 触发器均可构成同步计数器，但 T-FF更为方便。（为什么？）

一般用 JK-FF 作 T-FF 。


图 5.6.9 4 位同步二进制加法计数器电路图

下面结合 4 位同步二进制加法计数器分析其原理：

74161 基本电路图



表 5－ 6－ 1 4 位同步二进制加法计数器电路的状态转换表



图 5.6.10 4 位同步二进制加法计数器状态转换图和时序图



2 、同步二进制减法计数器

图 5.6.11 4 位同步二进制减法计数器电路图


Q0

Q1

Q2

Q3

B


3 、同步二进制可逆计数器

图 5.6.12 4 位同步二进制可逆计数器电路图

74LS191 基本电路图



4 、同步十进制计数器以 8421码同步十进制计数器为例进行分析：（从设计的角度来分析——）


Q3Q2

Q1Q0

00

00

01

01

10

10

11

11

0001 0010 00110100

0101 0110 01111000

1001 0000

xxxx xxxx xxxx xxxx

xxxx xxxx


00 01 10

11

01

00

10

11Q3Q2

Q1Q0

00 01 10

11

01

00

10

11Q3Q2

Q1Q0

00 01 10

11

01

00

10

11Q3Q2

Q1Q0

00 01 10

11

01

00

10

11Q3Q2

Q1Q0

0 0 0 0

0 0 0

× × × ×

× ×

0 0 1 0

1

× ×

1 1

× ×

× ×

1

0 1 0 1

0 1 1

× × × ×

× ×

1 0 0 1

1 0 1

× × × ×

× ×

0

1

1


图 5.6.13 8421 码同步十进制计数器电路逻辑图

74160 基本电路图



表 5－ 6－ 2 8421 码同步十进制计数器电路的状态转换表



§5.6.2 集成计数器及其应用§5.6.2 集成计数器及其应用下表比较了几种常用的集成计数器的主要功能：

型号主要功能74161 “ 异步清零”，“同步置数”的同步模 16 加法计

数器74163 “ 同步清零”，其余同 74161

74LS191 可“异步置数”的单时钟同步 16 进制加 / 减计数器

74LS193 可“异步清零”，“异步置数”的双时钟同步 16进制加 / 减计数器

74160 同步模 10 计数器，其余同 74161

74190 同步 10 进制计数器，其余同 74191

74192 模 10 可逆计数器，其余同 74193

54/74LS196 可“异步清零”，“同步置数”的二－五－十进制同步计数器

74LS290 二－五－十进制异步计数器



（一）集成计数器 74161 的功能及应用

1 、 74161 的惯用逻辑符号及功能表

图 5.6.15 74161 的惯用逻辑符号

表 5－ 6－ 3 74161 的功能表

H

异步清零

同步置数



2 、 74161 的应用举例：【例 1】试用 74161 构成模 256 同步加法计数器。

解：

图 5.6.16 【例 1】图解

并行进位


1

1

CP


【例 2】试用 74161 实现模 10加法计数。

解：共有 3 种解法：

1 、置数归 0 法：

图 5.6.17 【例 2】图解 1－ 1



图 5.6.18 【例 2】图解 1－ 2

图 5.6.19 【例 2】图解 1－ 3



2 、预置补数法：

图 5.6.20 【例 2】图解 2

3 、反馈清零法：

图 5.6.21a 【例 2】图解 3

见 Fnd3.1验证74161-1



图 5.6.21b 【例2】图解 3状态图

图 5.6.21c 【例2】图解 3主循环波形图

CP

Q3

Q2

Q1

Q0



（二）二－五－十进制异步计数器 74290

1 、惯用逻辑符号及功能表：

图 5.6.22 74290 的惯用逻辑符号

表 5－ 6－ 4 74290 的功能表



2 、 74290 应用举例：

【例 1】试用 74290 实现以下几种形式的计数器：

1 、实现模 2 计数 2 、实现模 5 计数

图 5.6.23 74290 模 2 计数

图 5.6.24 74290 模 5 计数



3 、实现 8421 模 10 计数 4 、实现 5421 模 10 计数

图 5.6.25 74290-8421 模 10 计数图 5.6.26 74290-5421 模 10 计数



5 、实现任意进制计数

借助 RO(1)和 RO(2) 的“异步清 0” 功能或 S9(1)和 S9(2)

的“异步置 9” 功能，可实现任意进制计数。

例：试用 74290 实现模 7 计数。

图 5.6.27 74290 模 7 计数



【例 2】试用几片 74290 级联以扩大计数器的规模：

1 、实现模 46 计数电路

图 5.6.28 74290 级联实现模 46 计数

串行进位



2 、实现模 1000 计数电路

图 5.6.29 74290 模 1000 计数

(百位 )



§5.6.3 N 进制计数器的构成方法§5.6.3 N 进制计数器的构成方法

一、概念理解：

计数器的模：在计数脉冲的驱动下，计数器中循环的状态个数称为计数器的模。若用 N 表示， n 位二进制计数器的模为（其中 n 为触发器的个数）。

任意计数器是指，即非模计数器，如七进制、十进制、六十进制等等。

二、构成 N 进制计数器的三种方法：

1 、反馈阻塞法

2 、串行反馈法

3 、反馈归零或反馈置数法

nN 2nN 2 n2



三、用集成计数器芯片构成的 N 进制计数器 1 、反馈归零法：

利用计数器的清零端的清零作用，截取计数过程中的某个中间状态控制清零端，使计数器由此状态返回到零并重新开始计数。

【例 1】试用二进制计数器 74163构成 86进制的同步计数器。



【例 1】试用二进制计数器 74163构成 86进制的同步计数器。

解：

图 5.6.30 用 74163 构成的模 86计数器电路图


CT741631#

3Q 2Q 1Q 0Q CRLD

CP

PCT

TCT3D 2D 1D 0D

CT741632#

3Q 2Q 1Q 0Q CRLD

CP

PCT

TCT3D 2D 1D 0D

CP

CO CO

1

x

并行进位

&

Q0Q2 Q4Q6


2 、反馈置数法：利用置数功能，截取某中间状态反馈到置数端。

【例 2】试用二进制计数器 74163 构成一个计数状态为自然二进制码 0111 ～ 1111 的计数器。

解：

图 5.6.31 用 74163 构成的 0111～ 1111 的计数器



【例 3】试说明下图为几进制计数器。

图 5.6.32 【例 3】图【例 4】试分别用清零法和置数法将 74160构成 365 进制的计数器。（ 97级军人学员考题）



解一：清零法 :

图 5.6.33a 【例 4】图解一

(1)

(2)

(3)

&

11

CP

1 11



解二：置数法 :

图 5.6.33b 【例 4】图解二

(1)

(2)

(3)

&

11

CP1 1 1



四、用 EDA平台设计 N 进制计数器

//8-bit 可变模加法 / 减法计数器

module count8_UD(d,clk,clr,load,up_down,qd);input[7:0] d;input clk;input clr;Input load;Input up_down;output[7:0] qd;reg[7:0] qd;



四、用 EDA平台设计 N 进制计数器

always @(posedge clk) begin if(!clr) qd=8‘h00; // 同步清零，低电平有效 else if(load) qd=d; // 同步置数，高电平有效 else if(up_down) qd=qd+1; //up_down=1 时加计数 else qd=qd-1; //up_down=0 时减计数 endendmodule



§5.6.4 寄存器和移位寄存器（ Register and Shift-register ）§5.6.4 寄存器和移位寄存器（ Register and Shift-register ）

一、寄存器功能：存储二进制代码。

组成：由具有存储功能的触发器构成。另外，寄存器还应有执行数据接收和清除命令的控制电路，一般由门电路构成。按接收数码的方式不同，寄存器有双拍工作方式和单拍工作方式两种。



图 5.6.34 寄存器双拍工作方式示意图

双拍工作方式的优点：电路简单；

缺点：每次接收数据必须给两个控制脉冲，限制了电路的工作速度。

1 、双拍工作方式



图 5.6.35 寄存器单拍工作方式示意图

2 、单拍工作方式的寄存器

双拍工作方式的优点：电路的工作速度较快；

缺点：电路较复杂。



二、移位寄存器移位寄存器除了具有存储代码的功能，还具有移位功能，即将存储在寄存器中的代码在 CP 作用下进行左移或右移。

应用范围：寄存代码、实现数据的串行－并行转换、数值运算以及数据处理等。



1 、单向移位寄存器

（ 1 ）右移移位寄存器

如图分析可知：

总效果相当于每来一个 CP移位寄存器中原有的代码依次右移了一位。例：若，而在 4 个 CP内输入的代码依次为 1011 ，试分析右移情况。

SRnn

NnN DQQQ

1

011 ,而

01103210 nnnn QQQQ



（ 2 ）左移移位寄存器

图 5.6.37 左移移位寄存器电路图

如图分析可知：

总效果相当于每来一个 CP移位寄存器中原有的代码依次左移了一位。例：若，而在 4 个 CP内输入的代码依次为 0011 ，试分析左移情况。

SLnN

nN

nN DQQQ

11

1 ,而

10013210 nnnn QQQQ



思考：如何用 JK-FF 构成右移移位寄存器？

2 、双向移位寄存器

在单向移位寄存器基础上，增加由门电路组成的控制电路，便可构成双向移位寄存器。

下面即重点介绍两种多功能寄存器 74194 、 74195 。

§5.6.5 多功能集成寄存器§5.6.5 多功能集成寄存器

（一） 74194

1 、 74194 的功能

74194 是带“异步清零”功能 CP 上升沿触发的四位并行双向移位寄存器。



74194惯用逻辑符号及功能表如下：

图 5.6.38 74194惯用逻辑符号

表 5 － 5 － 5 74194 工作方式控制表



表 5 － 6 － 6 74194 功能表



2 、 74194 的应用：

（ 1 ） 74194 实现左移、右移和并入置数的电路

图 5.6.39 74194 分别实现左移、右移和并入功能

【例 1】试用两片 74194 构成 8位移位寄存器。



图 5.6.40 【例 1】图解

左串出右串出



【例 2】试画出如图所示逻辑电路的输出波形（ Q0～ Q3) ，并分析该电路的功能。

图 5.6.41 【例 2】电路图

S0

S1



图 5.6.42 【例 2】时序图

（ 2 ） 74194 构成移位寄存器型计数器：

在某些移位寄存器构成的电路中，可以用电路不同的状态表示输入时钟信号 CP 的数目，即可对 CP 进行计数，这样的电路叫做移位寄存器型计数器。



移位寄存器型计数器的一般结构形式如图：

其中反馈电路函数形式可写成：

。时，即为扭环形计数器当

时，即为环形计数器；当

为触发器个数其中

10

10

1100 )(),,,(

N

N

N

QD

QD

NQQQFD

下面分析一下四位环形和扭环形计数器。



1 ）环形计数器

图 5.6.43 四位环形计数器电路图

若，则状态转换图如下：

图 5.6.44 四位环形计数器状态转换图

00010123 nnnn QQQQ思考：自启

动设计？



2 ）扭环形计数器

图 5.6.45 四位扭环形计数器电路图

若，则状态转换图如下：

图 5.6.46 四位扭环形计数器状态转换图

00000123 nnnn QQQQ

思考：自启动设计？



环形计数器和扭环形计数器的共同点是：

1 、电路结构极其简单；

2 、均无法自启动；

3 、状态利用率都比较低，有过多浪费，如下表所示：

性能计数器

计数长度有效状态个数

状态浪费个数是否会产生竞争－冒险现象

环形计数器 N 有可能

扭环形计数器 2N 不可能

NN 2

NN 22



（ 1 ） 74194 用作环形计数器

图 5.6.47 电路及等效图



图 5.6.49 时序图

图 5.6.48 状态转换图



（ 2 ） 74194 用作扭环形计数器（约翰逊计数器）

图 5.6.50 电路图图 5.6.51 状态转换图

01



用 EDA平台设计 4 位 Johnson 计数器（异步复位）module Johnson (clk, clr, out);input clk, clr;output[3:0] out;reg[3:0] out;

always @ (posedge clk or posedge clr) begin if (clr) out<=4’h0; //4 位 16 进制数 0 else begin out<=out<<1; // 数据右移 1 位 out[0]<=~out[3]; end endendmodule



【例 3】试用 74194 构成模 12 的扭环形计数器（令初态为 000000 ）

图 5.6.52 电路图

图 5.6.53 状态转换图

见 Fnd3.1验证74194-nh



（二）串 /并入－串 /并出移位寄存器 74195

1 、逻辑符号及功能表

图 5.6.54 74195 惯用逻辑符号

表 5－ 6－ 7 74195 功能表



【例 1】两片 74195 连接如图所示，试分析其工作情况。

图 5.6.55 【例 1】电路图



§5.6.6* 顺序脉冲发生器（节拍脉冲发生器）§5.6.6* 顺序脉冲发生器（节拍脉冲发生器）

（一）特点：

在一些数字系统中，有时要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，再用这组脉冲形成所需要的各种控制信号。顺序脉冲发生器就可用来产生这样一组顺序（节拍）脉冲。



（二）顺序脉冲发生器的构成方法：

（ 1 ）当顺序脉冲数较少时，可以用移位寄存器构成。

例如，当环形计数器工作在每个状态只有一个 1

（或 0 ）的循环状态时，它就是一个顺序脉冲发生器。此方案的—— 优点：电路结构比较简单，不必附加译码电路。缺点：使用触发器的数目比较多，同时还必须采用能自启动的反馈逻辑电路。



（ 2 ）当顺序脉冲数较多时，可以用计数器和译码器组合成顺序脉冲发生器。

例：

图 5.6.56 用计数器和译码器组成的顺序脉冲发生器电路图


由于使用了异步计数器，在电路状态转换时三个触发器翻转时有先有后，因此当两个以上触发器状态同时改变时可能会发生竞争－冒险现象，而有可能在译码器的输出端出现尖峰脉冲。如波形图所示：

图 5.6.57 用计数器和译码器组成的顺序脉冲发生器波形图

见 Fnd3.1验证Shunxu-1




消除输出端尖峰脉冲的几种方法：

1 ）接入滤波电容

优点：简单易行；

缺点：增加输出电压波形的上升时间和下降时间，使波形变坏。

2 ）引入选通脉冲

选通脉冲的有效时间应与触发器的翻转时间错开。



例：

图 5.6.58 用中规模集成电路加选通脉冲构成的顺序脉冲发生器电路图及波形图

见 Fnd3.1验证shunxu



优点：有效的消除了竞争－冒险尖峰现象；

缺点：对选通脉冲要求较高，正常的输出信号亦变成脉冲信号，且其宽度与选通脉冲宽度相同。

3 ）修改逻辑设计

在此，可将计数器改成扭环形计数器。如图所示：

图 5.6.59 用扭环形计数器组成的顺序脉冲发生器

译码设计？



§5.6.7* 序列信号发生器§5.6.7* 序列信号发生器

（一）特点：

在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号，产生序列信号的电路称为序列信号发生器。

（二）序列信号发生器的构成方法：

◆ 用计数器和数据选择器组成序列信号发生器。 ◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。



◆ 用计数器和数据选择器组成序列信号发生器。

例：

图 5.6.60 用计数器和数据选择器组成的序列信号发生器



◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。

例：试用下图产生“ 00010111”8位序列信号。

图 5.6.61 用带反馈逻辑电路的移位寄存器组成的序列信号发生器电路图


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