第四讲 asic 的版图设计方法
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第四讲 ASIC 的版图设计方法. 韩 雁 2013 年 3 月. 版图的基本要素. 集成电路实现方法. 可归纳为两大类 : 版图设计法 ( 本讲介绍 ) 全定制设计法 ( 模拟 IC) 标准单元设计法 ( 数字 IC) 现场可编程 器件法 ( 第七讲介绍 ) ROM 、 PROM 、 EPROM 、 EEPROM 系列 PAL 、 GAL 系列 CPLD 、 FPGA 系列. 一、全定制版图设计方法 Full-Custom Design Approach. 以人工设计为主 计算机作为绘图与规则检查工具起辅助作用 - PowerPoint PPT PresentationTRANSCRIPT
第四讲 ASIC 的版图设计方法韩 雁
2013 年 3 月
23/4/24 浙大微电子
集成电路实现方法可归纳为两大类 :• 版图设计法 ( 本讲介绍 )
– 全定制设计法 ( 模拟 IC)– 标准单元设计法 ( 数字 IC)
• 现场可编程器件法 ( 第七讲介绍 )– ROM 、 PROM 、 EPROM 、 EEPROM 系列– PAL 、 GAL 系列– CPLD 、 FPGA 系列
版图的基本要素
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一、全定制版图设计方法Full-Custom Design Approach
以人工设计为主计算机作为绘图与规则检查工具起辅助作用– 元器件 , 最佳尺寸（性能、驱动力、面积） – 拓扑结构 , 要有最合理的布局（面积） – 连线 , 要寻找到最短路径（延时） 全定制设计 IC 的特点– 设计成本高（人工慢、贵、上市时间长）– 制造成本低（面积小，更多的产出）– 性能好（连线短，延时小）
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全定制版图适应对象• 产量浩大的通用集成电路
– 从成本与性能考虑• 模拟集成电路、高压及功率集成电路
– 器件多样、电路形式无规则（相对于数字电路而言）• 数字电路中最底层的基本单元（如标准逻辑单元、
I/O 单元） – 满足性能最佳、面积最小的要求
• 简单、规模较小而又有一定批量的专用电路– 在设计者力所能及的情况下做到最优 ( 时间与正确性把握的折中 )
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最基本的 CMOS IC 制作工艺流程1 、 P 阱 ( 或 N 阱 )2 、有源区 ( 制作 MOS 晶体管的区域 )3 、 N- 场注入 ( 调整 P 型 MOS 管场区的杂质浓度 , 减小寄生效应 )4 、 P- 场注入 ( 调整 N 型 MOS 管场区的杂质浓度 , 减小寄生效应 )5 、多晶硅栅 ( MOS 管的栅极或称门极 )6 、 N+ 注入 ( 形成 N 型 MOS 管的源漏区 )7 、 P+ 注入 ( 形成 P 型 MOS 管的源漏区 )8 、引线孔 ( 金属铝与硅片的接触孔 )9 、一铝 ( 第一层金属连线 )10 、通孔 ( 两层金属铝线之间的接触孔 )11 、二铝 ( 第二层金属连线 )12 、压焊块 ( 输入、输出引线压焊盘 )
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版图全貌 ZDLX-1H
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N 阱（ TB ） ZDLX-1H
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有源区（ TO ） ZDLX-1H
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多晶硅栅（ GT ） ZDLX-1H
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P+ 源漏区（ SP ） ZDLX-1H
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N+ 源漏区（ SN ） ZDLX-1H
取 P+ 源漏区的反版
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金属 1 （ A1 ） ZDLX-1H
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金属 2 （ A2 ） ZDLX-1H
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金属 3 （ A3 ） ZDLX-1H
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PAD 压焊块（ CP ） ZDLX-1H
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问题• 少了哪几块版图？• 为什么少了？
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PDK 中的 PCELLPMOS NMOS
电阻
PNP
电容电感
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64 路 PDP显示扫描高压驱动芯片博士生洪慧（ 2002.9-2007.9 ）
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18 bit 音频 ADC 版图 博士生马绍宇（ 2003.9-2008.10 ）
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18 bit 音频 DAC 版图博士生黄小伟（ 2003.9-2009.3 ）
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2.4 GHz PLL（锁相环）版图博士生周海峰（ 2004.9-2010.1 ）
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700V高压 PWM芯片 ( 3um BCD)硕士生梁剑（ 1998.9-2001.3 ）
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锂离子电池保护器 (0.6 um CMOS)
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光电图像传感器 (0.6um CMOS)硕士生周鑫（ 2001.9-2004.3 ）
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漏电保护器 ASIC芯片 (0.5um)硕士生付文、范镇淇（ 2006-2011 ）
模拟电路
数字电路
Lcs Vref Sel VDD DelGND Ovs Oso
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优化设计（ 2.2 → 0.72 mm2）
• 工艺改进（ 0.6um – 0.5um ）• 管子宽长比的优化（最小尺寸）• 算法的优化（计数器的复用）• 逻辑单元的优化（ DFF 从 22 只管子 → 16 只管子）
1.8mm
1.2mm
0.9mm0.8m
m
增加了四项功能1 、有无延时可选2 、延时类型可选3 、 ESD 保护4 、抗空间辐照 (EMC)
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“浙大绿芯 1 号” ZDLX-1H 节能芯片硕士生彭成（ 2008.9-2011.3 ）
0.73mm*0.62mm，面积为 0.453mm2
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应用电路的设计
整流电路降压电路滤波电路稳压电路
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EMC 试验、寿命试验、高低温、噪声• EMI (10KHz 以上时 )• EMS
– 浪涌（雷电）（ 2KV, 4KV ）– 快变脉冲群（振铃）– 空间辐照（辐射）（ 100MHz – 1GHz ）–静电 ESD （接触式、非接触式， 4KV, 8KV ）
• 寿命实验（ 10万次以上）• 高低温实验（ -40°C – 85°C ）• 噪声实验（ 25dB 以下）
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高压荧光灯驱动电路 (650V)硕士生刘剑（ 2001.9-2004.3 ）
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电子镇流器驱动电路（ 600V）硕士生姚云龙（ 2000.9-2003.3 ）
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功率因数调整器（ Bipolar）硕士生詹桦（ 2000.9-2003.3 ）
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电子钟电路（铝栅工艺）
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通信链路保护芯片 ( 双向 SCR)硕士生王泽（ 2003.9-2006.3 ）
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65nm 高精度 ΣΔDAC直博生王昊（ 2010.9- ）
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65nm 高精度 ΣΔADC硕士生梁国（ 2009.9-2012 .3）
RAM(256*24)
ROM(128*24)
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65nm 2.4GHz， 6GHz 小数分频 PLL
硕士生梁筱、杨伟伟（ 2009.9-2012.3）
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MPWMulti-Purpose Wafer
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二、半定制设计方法（标准单元法）Semi-Custom Design
Approach• 标准单元法也叫库单元法，用在数字 IC 设计中。• 先将 IC 设计中可能会遇到的所有基本逻辑单元 (包括
I/O 单元 ) 的版图用全定制的方法设计好后存入库中 – 按照最佳设计原则 (速度、面积 ) – 遵照一定的外形尺寸约束
• 实际设计 ASIC 时 – 从单元库中调出所要的单元版图 – 按照一定的拼接规则拼接 – 留出平行且宽度可调的布线通道（水平与垂直走线分层）
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标准单元法中“等高不等宽”原则• 基本逻辑单元的逻辑功能和驱动能力不同 , 其版图面积也不同• 单元版图设计必须满足一个约束条件
– 在某一个方向上它们的尺寸必须是完全一致的： 宽度可以不一 , 但高度却必须完全相等 这就是所谓的“等高不等宽”原则• 这一原则是标准单元设计法得以实施的根本保证
–既保证了器件的多元化，又保证了走线通道的规则化40/52
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标准单元版图布局PAD
Channel
Cell
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带内波纹抽取 / 插值滤波器(0.18um)
硕士生陈磊、蔡友（ 2005.9-2007.7 ）
1P6M
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标准单元法的特点• 布线通道
– 当两排元件之间的连线较少时 , 布线通道就窄些 , 以减少面积浪费 ;
– 当两排元件之间的连线较多时 , 布线通道就宽些 , 以保证布通率• I/O 压焊块
– 四周 I/O 压焊块的个数可根据实际需要安置– 面积或受CORE限制，或受 I/O个数限制
• 逻辑单元– 同一种功能的逻辑门，可有不同的版图尺寸（宽度），用户可根据对驱动能力的不同需求调用不同宽度的单元
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标准单元法中的单元库和库单元• 标准单元法中一个很重要的工作是建 库 , 繁复的建库工作需要大量人力和时间的投入• 每一种逻辑功能需要相应的库单元与之对应 , 但同一种逻辑的单元也会因为驱动能力的不同而有不同的型号和不同的版图面积
• 单元库中的每个库单元都有三种描述形式 :– 单元的逻辑符号 ( 以 L表征 )– 单元的拓扑版图 ( 以 O表征 )– 单元的掩膜版图 ( 以 A表征 )
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逻辑“非门” （倒相器）的逻辑符号、拓扑版图、掩膜版图
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库单元三种描述方式的意义• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、输入 / 输出的位置• 为使单元之间的连线都处于布线通道之内 , 单元本身的 PIN口必须处于单元的上下两排，从上、下都可链接• 单元的掩膜版图才是最终的有效制版信息• 注意每种单元的三种描述之间名称要一一对应
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标准单元法设计 ASIC• 采用标准单元设计 IC 时 , 只需调用各单元的拓扑版图即可
– 拓扑版图的简单外形大大压缩了数据的处理量 – 有助于设计者的直观检查
• 经过自动布局布线处理后 , 再进行一次数据转换 , 将所有单元、 I/O 的拓扑版图转换成掩膜版图 , 得到最终可供制版的掩膜数据（ GDS-II ）• 所有的库单元在入库时都必须进行严格的设计规则检查和电连接性检查 , 确保其万无一失的正确性和可靠性。
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库单元设计中需要注意的地方 1. 单元最上端布以贯穿整个单元的铝线 , 作为电源线 VDD, 单元最下端布以贯穿整个单元的铝线 , 作为地线 VSS, 这样在单元拼接时 , 电源线和地线就可以分别直接相连2. 每个输入 / 输出端 (PIN) 在单元的上下两个方向都能引入或引出 , 以利通道布线
左：三输入或非门中： Filler
右：两级倒相器
左：三输入或非门中： Filler
右：两级倒相器
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数字电路与模拟电路混合设计
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算盘式计算器 ASIC硕士生吴明远（ 1999.9-2002.3 ）
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红外信息收发芯片 (0.6 um CMOS)
硕士生杜红越、施敏文（ 2002/2003-2005/2006 ）
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高铁系统应答器 ASIC博士生刘晓鹏（ 2009.9 ~ ）
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Thanks ！53/52