采用 数字校准的 图像传感器列级cyclic adc
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采用 数字校准的 图像传感器列级Cyclic ADC. 姜兆瑞. 一、应用背景. 研究的校准算法应用于 TDI 项目中数字域读出电路所需的列级 Cyclic ADC 中。其主要功能为减小由于 Cyclic 开关电容结构中电容适配以及有限运放增益对 ADC 量化精度的影响。 （不采用校准算法的 Cyclic ADC 有效位数最多可以做到 12bit 左右）. 二、理论分析. 状态 b. 状态 a. 状态 c. - PowerPoint PPT PresentationTRANSCRIPT
采用数字校准的图像传感器列级 Cyclic ADC
姜兆瑞姜兆瑞
1 、应用背景2 、理论分析
3 、 优越性4 、目前进展
研究的校准算法应用于 TDI 项目中数字域读出电路所需的列级Cyclic ADC 中。其主要功能为减小由于 Cyclic 开关电容结构中电容适配以及有限运放增益对 ADC 量化精度的影响。（不采用校准算法的 Cyclic ADC 有效位数最多可以做到 12bit 左右）
数字图像输出
行控制电路
选通/复位/传输信号
1024列
128行有源像素阵列
列级TDI读出处理电路数字累加器
ADC
混合信号基准和时钟
PPD有源像素
一、应用背景一、应用背景
1 、应用背景2 、理论分析
3 、 优越性4 、目前进展
二、理论分析二、理论分析2
3
A
2
3
A
12S
SC
2C
1C
SC
2C
1C
1
1A
1.5bADCDAC
D1
D0
2
3C
Vref+
Vref-
Vin+
Vin-S
3C
rst2
S
rst
2
3
3
2
3C
3C
SC
SC
1C
1C
-
+
3C
3C
1C
1C
2C
2C
refV
refV
-
+
3C
3C
1C
1C
2C
2C
refV
refV
-
+
状态 a 状态 b 状态 c Cyclic ADC 一个转换周期内开始为状态 a ，然后状态 b和 c 轮流出现，每个状态均完成 1.5bits 模数转换。项目目前采用的结构为 10个 cycle完成一次 11 位的模数转换 。
3
31
3
31
3
1
3
13
1AC
CCC
VC
CCCKV
CCV
CCC
Vp
osp
refin
out
二、理论分析二、理论分析 考虑到电容失配以及有限运放增益的影响，对状态 b 与状态 c建立电荷守恒方程，得： 。
状态 b ：
状态 c ：3
32
3
32
3
2
3
23
1AC
CCC
VC
CCCKV
CCV
CCC
Vp
osp
refin
out
状态 b 与状态 c 的量化误差分别与电容 C1、 C2 有关，这增加了算法的复杂度。
c
2
2
1
SC
1C
SC
1C
1
1
DAC
3C
Vref+
Vref-
Vin+
Vin-
3C
2
2
clks clk_sa
clks
C3_rst
C3_rst
C3_rstclks
clk_sa
clk_sa
clk1
clk2
clk_sa
C3_rst
lantch
RSD_clk
clks
reg_clk
RSD_rstn
二、理论分析二、理论分析 针对以上分析所修改后的 MDAC结构：
-
+
Cs
Cs C1
C1
C3
C3
状态a
-
+
C1
C1
C3
C3
状态b
Vrefn
Vrefp
-
+
C1
C1
C3
C3
状态c
二、理论分析二、理论分析
Cyclic ADC 一个转换周期内开始为状态 a ，对 C1 注入采样信号，完成 1.5bit 模数转换；然后为状态 b 和状态 c ，两个状态一起完成 1.5bit 模数转换；该 ADC 一个量化周期一共完成 14 次循环。
])[1(1
'
3
3
3
3
3osinss
ps
osps
ins
out VVGk
ACCCC
VC
CCCV
CC
V
二、理论分析二、理论分析
状态 a ：
状态 b ： ])1)[(1(1
'
3
31
3
31
3
1
3
13
osrefinp
osp
refin
out VGKVVGk
ACCCC
VC
CCCKV
CCV
CCC
V
状态 c ： outboutc VV
-
+
Cs
Cs C1
C1
C3
C3
状态a
-
+
C1
C1
C3
C3
状态b
Vrefn
Vrefp
-
+
C1
C1
C3
C3
状态c
Cyclic ADC 一个转换周期内开始为状态 a ，对 C1 注入采样信号，完成 1.5bit 模数转换；然后为状态 b 和状态 c ，两个状态一起完成 1.5bit 模数转换；该 ADC 一个量化周期一共完成 14次循环。
（ K为 -1， 0 或者 +1 ）
])1)[(1(
])1)[(1(
])1)[(1(
])1)[(1(
])[1(
141415
131314
223
112
13
1
osrefoutout
osrefoutout
osrefoutout
osrefoutout
osins
out
VVGKVGkV
VVGKVGkV
VVGKVGkV
VVGKVGkV
VVCCkV
二、理论分析二、理论分析令 G=C1/C3, 将每级循环的传输函数表示出来：
由于设计有效位为 14bit ，因此，对于 Vout15 ，我们设其为 0 ，代入上面方程组，依次向上递推，得：'
141414
22211
)1()1()1()1()1)(1(1 osrefrefrefout VGk
VGKGk
VGKGk
VGKk
V
))1()1()1()1()1)(1(
( 141414
2221
GkK
GkK
GkKGDD refout
(1)
(2)
(3)
将上式化为数字形式（对于 14bit ADC ，可设 DrefG=214 ）：
Vout
(-Vref,-Vref)
(+Vref,+Vref)
无法还原
二、理论分析二、理论分析
此算法根据 Cyclic ADC 传输函数反向运算，因此，要确保传输函数在量化范围之内。考虑到比较器失调以及电荷注入，传输曲线可能无法还原 , 因此在设计中需要将电容 C1 做小，使得 C1/C3<1 ，以满足传输曲线不会超出量化范围。 校准算法思路，对于正确的 G ，输入跳变点电压 +0.25 Vref ，第一级循环量化输出不论是 01 ，还是 10 ，最终得到的 Dout1 是相等的；同理，输入跳变点电压 -0.25 Vref ，第一级循环量化输出不论是 00 ，还是 01 ，最终得到的Dout 是相等的。
校准算法过程如下：二、理论分析二、理论分析
（ 1 ）输入比较器阈值电压 0.25Vref ，强迫第一级循环数字输出 为 01 ，得 Dout01 ，对其累加 1024 次后取均值得 S01 ；（ 2 ）输入比较器阈值电压 0.25Vref ，强迫第一级循环数字输出 为 11 ，得 Dout11 ，对其累加 1024 次后取均值得 S11 ；（ 3 ）对于 14bit ADC ，比较 S11与 S01前 14 位的差是否不大于 1 ， 若是，满足精度要求，存储变量 M ，校准结束，进入正常工 作状态，若不是，迭代 M ，重复过程（ 1 ）（ 2 ）（ 3 ）；（ 4 ）若对于可变范围内所有 M 值均无法满足（ 3 ）要求，即将（ 3 ） 中条件改为比较位数减 1 ，若收敛，则 ADC 实际有效位为 （ 14-n） bit ；（ 5 ）若对于前 10 位进行比较仍不满足精度要求，则跳出校准，校 准失败。
1 、应用背景2 、理论分析
3 、 优越性4 、目前进展
三、优越性三、优越性
（ 1 ）将数字校准算法引入图像传感器列级 ADC 中；（ 2 ）对于图像传感器列级 ADC ，能够实现较高精度；（ 3 ）相比较模拟校准，降低了设计复杂度；（ 4 ）校准算法的应用可以消除电容失陪引起的误差，因此在设计中 可以减小负载电容，使得电路功耗降低。
该校准算法由在 Pipelined ADC 中应用的校准算法中，根据 Cyclic 的结构改变而来，并将其用于对图像传感器列级Cyclic ADC 中。
1 、应用背景2 、理论分析
3 、 优越性4 、目前进展
1 、建模分析： 目前对该算法 Cyclic ADC 进行了 simulink 建模与仿真，其结构图与仿真结果为：
四、目前进展四、目前进展
仿真条件为信号动态范围为 -0.6V到 0.6V ，实际增益为 1.9 ，比较器失调电压为 12mV ，电荷注入为0.3mV ，仿真结果达到 13.16bit 。
四、目前进展四、目前进展2 、电路设计： 目前对 Cyclic ADC 完成了 MDAC 模块以及时序电路的电路变动，整体架构搭建完成。
其量化周期为 2.8us ，频率为 357Ks/s ，由于其后面仍然采用一般 RSD编码电路，无法消去有限运放增益引起的误差，所以其仿真有效位数为 9.83bit ，但是证明整体电路结构功能正确。
四、目前进展四、目前进展3 、后续工作： 电路设计上主要是构造数字校准模块，并开始对改动后的时序及电路结构进行版图上的改动。 数字校准模块的构造，以及论文初稿预计在 1 周内完成； 校准模块的验证以及抽取网表进行前仿真，预计花费 1 周； 最终版图制作以及后仿真，预计在 4 月末完成。
