5.2 半导体存储器接口的基本技术
DESCRIPTION
5.2 半导体存储器接口的基本技术. G1 G 2a G 2b C B A Y i. Y 2. Y 7. Y 2. Y 3. Y 6. Y 5. Y 4. Y 3. Y 1. Y 0. Y 7. Y 4. Y 5. Y 6. Y 1. Y 0. A 3. A. 1 0 0 1 1 0 Y 6. 1 0 0 1 0 0 Y 4. 1 0 0 0 1 1 Y 3. - PowerPoint PPT PresentationTRANSCRIPT
5.2 半导体存储器接口的基本技术•片选控制方法 部分译码法 :
对高位地址的一部分进行译码产生片选信号，这种方法叫部分译码法。 74LSl38 译码器 ( 即 Intel 8205 译码器 )
G1 G2a G2b C B A Yi
1 0 0 0 0 0 Y01 0 0 0 0 1 Y11 0 0 0 1 0 Y21 0 0 0 1 1 Y3
1 0 0 1 0 0 Y41 0 0 1 0 1 Y51 0 0 1 1 0 Y61 0 0 1 1 1 Y7
AB
G1Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7
G2b
G2a
CA5
A4
A6
A7
A3
IO/M
138
10000 000~10000 111 80H~87H10001 000~10001 111 88H~8FH10010 000~10010 111 90H~97H10011 000~10011 111 98H~9FH10100 000~10100 111 A0H~A7H10101 000~10101 111 A8H~AFH10110 000~10110 111 B0H~B7H10111 000~10111 111 B8H~BFH
Vcc16151413
12345678
1211
74LS
138
AB
GND
G1
10 9 Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7
G2b
CG2a
5.2 半导体存储器接口的基本技术8088 16K EPROM 2732 的一种部分译码电路方案
1 地址范围 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11
0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1
1 0 0 0 0 01 0 0 0 0 H
1 0 F F FH 1 0 0 0 0 1
C B A
A19A18 A17A16
0 0 0 1 → 10000H~ 10FFFH 1 1 1 1 → F0000H~F0FFFH高位 A17~A19 的不确定性每一单元有 8 个地址编码重叠
2 地址范围 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11
0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1
1 0 0 0 1 01 1 0 0 0 H
1 1 F F FH 1 0 0 0 1 1
C B A
A19A18 A17A16
0 0 0 1 → 11000H~ 11FFFH 1 1 1 1 → F1000H~F1FFFH高位 A17~A19 的不确定性每一单元有 8 个地址编码重叠
3 地址范围 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11
0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1
1 0 0 1 0 01 2 0 0 0 H
1 2 F F FH 1 0 0 1 0 1
C B A
A19A18 A17A16
0 0 0 1 → 12000H~ 12FFFH 1 1 1 1 → F200H~F2FFFH高位 A17~A19 的不确定性每一单元有 8 个地址编码重叠
4 地址范围 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11
0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1
1 0 0 1 1 013 0 0 0 H
1 3 F F FH 1 0 0 1 1 1
C B A
A19A18 A17A16
0 0 0 1 → 13000H~ 13FFFH 1 1 1 1 → F300H~F3FFFH高位 A17~A19 的不确定性每一单元有 8 个地址编码重叠
在采用部分译码的存储器中，存储地址通常取未用高位地址的值为全0 ，这样确定的地址叫基本地址。 A
B
G1Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7
G2b
G2a
CA14
A13
A15
A16
A12
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
4321
5.2 半导体存储器接口的基本技术•片选控制方法 全译码法 :片外全部高位地址作为译码器的输入，进行完全译码，以此产生各个片选信号 。
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 0 0 0 F8000 H
F8FFFH 1 1 1 1 1 0 0 0ROM1
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 0 0 1 F9000 H
F9FFFH 1 1 1 1 1 0 0 1ROM2
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 0 1 0 FA000 H
FAFFFH 1 1 1 1 1 0 1 0ROM3
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 0 1 1 FB000 H
FBFFFH 1 1 1 1 1 0 1 1ROM4
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
0 0 0 0 0 0 0 0 0 0 0 0
0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 0 FC000 H
FC7FFH 1 1 1 1 1 1 0 0SRAM1
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
1 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 0 FC800 H
FCFFFH 1 1 1 1 1 1 0 0SRAM2
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
0 0 0 0 0 0 0 0 0 0 0 0
0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 1 FD000 H
FD7FFH 1 1 1 1 1 1 0 1SRAM3
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12
C B AG G2a
1 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 0 1 FD800 H
FDFFFH 1 1 1 1 1 1 0 1SRAM4
AB
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7G2b
G2a
CA14
A13
A15A16A17A18
A12
G1A19
IO/M
RD
A ０ A11～D ０ D7～
CS OE
2732
CS OE
2732
CS OE
2732
CS OE
2732
138
CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE CS
6116
OEWE
WE
A11
1 2 3 4 1 2 3 4
5.2 半导体存储器接口的基本技术(1) 数据线的连接：芯片数据线直接和系统数据总线连接 ( 位扩展 ) 。(2) 地址线的连接：两部分：片内地址：系统总线低位地址线直接和芯片的地址线相连。片选 ( 外 ) 地址：高位地址经译码器产生芯片选择信号和片选端相连。三种译码方式 :线译码、部分译码、全译码。(3) 控制线的连接：总线的读／写操控制线，满足逻辑关系后直接与芯片的读／写信号相连。
•数据线、地址线和控制线与系统总线的连接小结
5.3 16 位和 32 位系统中的内存储器接口8086 的存储器组织 : （字节编址）字：任何两相邻的字节构成一个字。字的地址：低字节的地址作为这个字的地址。字的存放：高位字节存放在高地址，低位字节存放在低地址。
•16 位微机系统中的内存贮器接口31H32H33H01H02H03H12H56H12H00H23H0FHXXHXXH
XXH2003H:0000
H2003H:0001H2003H:0002H2003H:0003H2003H:0004H2003H:0005H2003H:0006H2003H:0007H2003H:0008H2003H:0009H2003H:000AH2003H:000BH2003H:000CH2003H:000DH
(2003H:0005H)=1203H
2003:0005 字单元 =(2003H:0006H)=12H
(2003H:0005H)=03H
地址 =2003H:0005H
(2003H:0006H)=5612H
2003:0006 字单元 =(2003H:0007H)=56H
(2003H:0006H)=12H
地址 =2003H:0006H
2003H:0001H
2003H:0003H
2003H:0005H
2003H:0007H
2003H:0009H
2003H:000BH
2003H:000DH
5.3 16 位和 32 位系统中的内存储器接口•16 位微机系统中的内存贮器接口D0~D15 与字节单元的连接：
31H32H33H01H02H03H12H56H12H00H23H0FHXXHXXH
XXH2003H:0000
H2003H:0002
H
2003H:0004H
2003H:0006H
2003H:0008H
2003H:000AH
2003H:000CH
=0 偶地址共有 512K→ 偶存贮体经 D0~D7 传送数据=1 奇地址共有 512K→ 奇存贮体经 D8~D15 传送数据
A0=
D7
D0…D0~D7 连接偶地址，所有的偶地址单元构成偶存贮体 D15
D8…
D8~D15 接奇地址。所有的奇地址单元构成奇存贮体。
5.3 16 位和 32 位系统中的内存储器接口•16 位微机系统中的内存贮器接口
A0~A19
8086
BHE
D8~D15
D0~D7
地址锁存
A1~A19
偶存储体： A0=0
A1~A19 寻址 512K 偶地址BHE =1
偶存储体
A0奇存储体： A0=1
A1~A19 寻址 512K 奇地址BHE =0
奇存储体BHE
8086 存储体的选择 :
奇偶存储体： A0=0
A1~A19 寻址 512K 奇地址BHE =0
A1~A19 寻址 512K 偶地址
5.3 16 位和 32 位系统中的内存储器接口•8086 存贮器访问操作
MOV AL ， [20H]
A0=0
BHE =1偶存储体： 20H 地址使能
CPU 使能A1~A19=10H 寻址偶存储体经数据线 D0~D7 送数据到 AL
字节访问：
MOV AL ， [21H]
A0=1
BHE =0奇存储体： 21H 地址使能
CPU 使能A1~A19=10H 寻址奇存储体经数据线 D8~D15 送数据到 AL
偶存储体 奇存储体A0 BHE
D8~D15
D0~D7
A1~A19
5.3 16 位和 32 位系统中的内存储器接口•8086 存贮器访问操作
MOV AX ， [20H]
A0=0
BHE =0
偶存储体奇存储体20H 地址使能
CPU 使能A1~A19=10H 寻址偶存储体经数据线 D0~D7 送数据到 ALA1~A19=10H 寻址奇存储体经数据线 D8~D15 送数据到 AH
字访问：
偶地址字读写为一个总线周期。
偶存储体 奇存储体A0 BHE
D8~D15
D0~D7
A1~A19
5.3 16 位和 32 位系统中的内存储器接口•8086 存贮器访问操作 字访问：
A0=0
BHE =1偶存储体： CPU 使能地址加 1
CPU 使能A1~A19=10H 寻址偶存储体经数据线 D0~D7 送数据到 AH
MOV AX ， [21H]
A0=1
BHE =0奇存储体： 21H 地址使能
CPU 使能A1~A19=10H 寻址奇存储体经数据线 D8~D15 送数据到 AL
奇地址字读写为两个连续总线周期。
偶存储体 奇存储体A0 BHE
D8~D15
D0~D7
A1~A19
5.3 16 位和 32 位系统中的内存储器接口•8086 存贮器访问操作 字规则存放、非规则存放：
非规则存放：（未对准的字） 一个字从奇数地址开始存放 ( 即低字节存放在奇数地址 ) 。不能完全使用 8086 的 16 位数据操作。
规则存放：（对准的字）偶数地址开始存放的字。
可完全使用 8086 的 16 位数据操作。
5.3 16 位和 32 位系统中的内存储器接口•16 位存贮器接口举例
A0
4 片 6116 构成 8KB 8086CPURAM 存储器。A1
A10～
CS
6116
OEWE
AB
G1
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Y7
G2b
G2a
C
A15A16A17A18A19
RD
D ０ D15～
138
CS
6116
OEWE
WE
CS
6116
OEWE CS
6116
OEWE
AB
G1
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y0
G2b
G2a
C138
M/IO
A14
A13
A12
＆
＆
地址范围 :F8000H ～ F9FFFH
BHE
32 位微机系统中的内存贮器接口 是 16 位机扩展，有 4 个存贮体，由 BE0~BE3 实现存贮体的选择，其原理与 16 位相同，请同学自阅。 课后作业：1.P224 5.3 5.5