6章半導体メモリdsl.hiroshima-u.ac.jp/~iwa/text/lb6.memory.pdf2008/12/2 広島大学岩田穆...
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2008/12/2 広島大学 岩 田 穆 1
集積回路基礎 第６章
6章 半導体メモリ
2008/12/2 広島大学 岩 田 穆 2
集積回路基礎 第６章
メモリの分類
リードライトメモリ: RWM リードとライトができる（同程度に高速）
リードオンリメモリ: ROM 読み出し専用メモリ,ライトできない or ライトは非常に遅い
ランダムアクセスメモリ: RAM 全番地を同時間でリードライトできる
SRAM (Static Random Access Memory) 高速
DRAM (Dynamic Random Access Memory) 大容量
シーケンシャルアクセスメモリ アドレス順にしかアクセスできない
揮発性メモリ 電源を切ると記憶内容が壊れる不揮発性メモリ 電源を切っても記憶内容が壊れない
（Nonvolatile Memory: NV memory）
アクセス＝リード・ライトすること
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集積回路基礎 第６章
半導体メモリの基本構成
２次元のメモリセルアレイを構成する．
行アドレスをデコードしてワード線で1行を選択する．
列アドレスをデコードしてビット線で1列を選択する．
ワード線，ビット線の交点のセル1ビットを選択する．
選択されたメモリセル
ワード線
ビット線（データ線）
行アドレス
列アドレス
行デ
コー
ダ
列デコーダ
メモリセルアレイ
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集積回路基礎 第６章
半導体メモリの書き込み（リード）動作
書き込みデータ
選択されたセルにデータを書き込む．
行アドレス
列アドレス
行デ
コー
ダ
列デコーダ
書き込み回路
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集積回路基礎 第６章
半導体メモリの読み出し（リード）動作
読み出し回路 読み出しデータ
行アドレス
列アドレス
行デ
コー
ダ
列デコーダ
選択されたセルのデータを読み出す
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集積回路基礎 第６章
行デコーダA1A2
行アドレス
A0メモリセル
64ビットRAMの回路(1)
メモリセルアレイ
R0
R1
R2
R3
R6
R7
R5
R4
A2 A1 A0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
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集積回路基礎 第６章
列デコーダA3A4A5
列アドレス
書き込みデータ
C0
C1
C2
C3
C6
C7
C4
読み出しデータ
センスアンプ
書き込み回路
マルチプレクサ
コラム
選択
信号
メモリセルアレイ
書き込み回路
コラム
選択信号C5
A5 A4 A3
0 0 0
0 0 1
0 1 1
0 1 0
1 0 0
1 0 1
1 1 0
1 1 1
64ビットRAMの回路(2)
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集積回路基礎 第６章
インバータを2個用いて正帰還回路を構成
フリップフロップ
インバータ1
"1"
"0"
V1
V2インバータ2
双安定回路を用いたメモリセル
直流入出力特性
入力A0
出力
Y
Vdd
Vdd
A YY
インバータ
V1V2
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集積回路基礎 第６章
SRAMのメモリセル（CMOS型）１ビットを記憶する回路
CMOSインバータ２個で構成した
正帰還ループ（フリップフロップ）と
トランスファゲート２個で構成．
フリップフロップの双安定状態
"1","0"で情報を記憶．
書き込み，読み出しはTGを介して行う．
ワード線
ビット線1
（データ線）ビット線２（データ線）
Gnd
TG
Vdd
TG
TG にはn-MOS型を使用，
セルの出力のハイレベルは
Vdd-Vthとなるが，センスアンプで
増幅されるので問題ない
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集積回路基礎 第６章
SRAMのメモリセル（抵抗負荷型）
インバータのp-MOSの代わりに
抵抗負荷を用いる． 高抵抗を使用．
p-MOS を使わないのでセル面積を縮小できる．
抵抗に定常電流が流れる．
高抵抗のプロセスが必要．
メモリセルがハイレベルを出力する際には出力インピーダンスは負荷抵抗となり
高いので，動作速度が遅くなる．
TG
Gnd
ワード線
フリップフロップ
Vdd
負荷抵抗
ビット線1
（データ線）ビット線２（データ線）
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集積回路基礎 第６章
ワード線
TGTG
読み出しデータ
Vb
TG2 TG3
TG4
センスアンプ
TG2
TG4
メモリセル
フリップフロップ
書き込みデータ
アドレス情報
SRAM回路
ビット線1（データ線）
ビット線２（データ線）
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集積回路基礎 第６章
ワード線
TGTG
Vb
TG2 TG3
TG4
センスアンプ
TG2
TG4
メモリセル
書き込みデータ
アドレス情報
SRAM回路
書き込み
ビット線1（データ線）
ビット線２（データ線）
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集積回路基礎 第６章
ワード線
TGTG
Vb
TG2 TG3
TG4
センスアンプ
TG2
TG4
メモリセル
SRAM回路
ビット線プリチャージVb (中点電位）
ビット線1（データ線）
ビット線２（データ線）
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集積回路基礎 第６章
ワード線
TGTG
読み出しデータ
Vb
TG2 TG3
TG4
センスアンプ
TG2
TG4
メモリセル
アドレス情報
SRAM回路読み出し
論理振幅を増幅 0~Vdd
読み出しの速度Read Access Time速い 1~10nsメモリセルが電源から電力をもらって出力する．
ビット線1（データ線）
ビット線２（データ線）
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集積回路基礎 第６章
容量Cの電荷の有無で1bitを記憶
ビット線（データ線）
ワード線
アドレス
CTG1
記憶セル
読み出しデータ
静電容量(キャパシタ)を用いたメモリ
DRAM:ダイナミックランダムアクセスメモリ
+-"1" "0"
CTG1
記憶セル
読み出しデータ
書き込みデータ
ビット線（データ線）
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集積回路基礎 第６章
CS
DRAMの記憶セル（メモリセル）
VCVD
CD
VO
CS
セルがアクセスされると
VC ：記憶容量の電圧
VD ： ビット線の初期電圧
Vo =VCCS ＋CDVD
CS + CD
ビット線の電圧ワード線
CD
ビット線(データ線）
Ｃの電荷がリーク電流で減るので，リフレッシュが必要
破壊読出であるので読出の後は再書き込みが必要
VS =VCCS
CS + CD
読み出し信号電圧：Voの変化
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集積回路基礎 第６章
DRAMメモリセルアレイワ
ード
線
ビット線
+
電荷有り 電荷無し"1"の書き込み：
容量の電荷を充電
"0"の書き込み：放電
"1"の読み出し：
容量をビット線に接続、
ビット線電位が上昇
"0"の読み出し：
ビット線電位が低下
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集積回路基礎 第６章
DRAMセル断面図
ビット線 (Al)
ワード線（２層ポリ）
A A'
拡散層（ｱｸﾃｨﾌﾞ）
容量電極 （1層ポリ）A-A‘断面
拡散層（ｱｸﾃｨﾌﾞ）
１ビット分の領域
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集積回路基礎 第６章
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集積回路基礎 第６章
DRAMリードライト回路
ビット線(データ線）
ワード線
TG1
記憶セル
ビット線初期電圧
センスアンプ
読み出しデータ
書き込みデータ
VＤ
TG2 TG3
TG4
TG2: 書き込み用TG
TG4: 読み出し用TG
TG3: 初期設定用TG
TG1: セル選択用
アドレス
CS
CD
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集積回路基礎 第６章
DRAMリードライト回路
ワード線
TG1
記憶セル
ビット線初期電圧
センスアンプ
書き込みデータ
VＤ
TG2 TG3
TG4
TG2: 書き込み用TG
TG4: 読み出し用TG
TG3: 初期設定用TG
TG1: セル選択用
ビット線(データ線）
CS
CD
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集積回路基礎 第６章
DRAMリードライト回路
ワード線
CS
CD
TG1
記憶セル
ビット線初期電圧
センスアンプ
読み出しデータ
書き込みデータ
VＤ
TG2 TG3
TG4
TG2: 書き込み用TG
TG4: 読み出し用TG
TG3: 初期設定用TG
TG1: セル選択用
アドレス
メモリセルは受動回路電源から電力をもらわないＣに充電された電荷のエネルギーのみ
ビット線(データ線）
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集積回路基礎 第６章
電圧
（m
V）,容
量(fF
)
100
200
500
50
4K 64K 1M 16M 256M 4G 64G（1.3） （0.5） （0.25） （0.1） （0.04）（3）（8）
セル
面積
(um
2)
10
0.1
100
1000
1 １ビ
ット
電荷
(ｆC
)
セル面積
1ビット電荷(QS)
スタック
トレンチプレーナー
10
100
1000
10
20
5
記憶セル容量CS
データ線容量CD
読み出し電圧VS100
200
500
50
10
20
5
VS =VCCS
CS+CD
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集積回路基礎 第６章
(a) 拡散層プログラム(b) しきい値プログラム
ROMの記憶セル
ドレインのコンタクトなし
ビット線
ワード線
"0"
ビット線
"1"
ソース,ドレインなし
(c)コンタクトプログラム
電流が流れる経路があるかどうかで
”１”，”０”の情報を記憶する．
チップを作る時に情報が書きこまれる．
情報の書き換えはできない．
チップ面積は小さい
出力
ワード線
"0"
低しきい値
"ON"
高しきい値
"1"
"OFF"
出力
Vdd Vdd
抵抗/MOS
Vdd Vdd
ビット線
ワード線
"0" "1"出力
Vdd Vdd
GND
ドレインのコンタクト有り
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集積回路基礎 第６章
ROM メモリセル
ワー
ド線
ビット線
"1"
"1"
"1"
"1"
"1"
"1"
"0" "0"
"0"
MOS有り
MOS無し
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集積回路基礎 第６章
(a) 記号
浮遊ゲート（ポリシリコン）
(b) 構造
浮遊ゲート
制御ゲート
ソース ドレイン
制御ゲート（ポリシリコン）
ソース ドレイン
ｐ型基板
n+
n+
Al
SiO2
EPROMの記憶素子と断面図
浮遊ゲートに電子を注入するかどうかで記憶する
情報書き込みは浮遊ゲートへの電子注入電子注入は制御ゲートの正の電圧を加えたときドレイン接合付近の高電界によるおこる電子なだれ現象 ，あるいは ホットエレクトロン で電子を注入
消去：紫外線をあてて注入されている電子を放出する
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集積回路基礎 第６章
電荷放出状態(データ"０")
電荷注入状態(データ"１")
ドレ
イン
電流
0
読出
し電
圧
制御ゲート電圧
ΔQF : 注入電荷量
CG：浮遊ゲート容量
VTH(1) VTH(0)
ΔVT= CG
-ΔQFΔVT
EPROMの記憶素子電圧電流特性
出力”０”
出力”１”
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集積回路基礎 第６章
選択トランジスタ
記憶トランジスタ
EEPROMの記憶セルと断面図(電気的消去可能EPROM) 記憶トランジスタ
選択トランジスタ
制御ゲート
浮遊ゲート
ゲート
n+
ソース ドレイン ソース ドレイン
p型基板
n+
n+
n+
トンネル領域
膜厚10～20nm
SiO2
制御ゲートに正電圧 を加えてトンネル電流で浮遊ゲートへ電子を注入しきい値が上昇，オンしない，出力電圧はハイ ”１”
制御ゲートに負電圧 を加えてトンネル電流で浮遊ゲートの電子を放出しきい値が上昇しない，オンする，出力電圧はロー
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集積回路基礎 第６章
フラッシュメモリのセル構成
NOR 型 NAND 型ビット線 ビット線
GND
ワード線
1bitセル
GND
GNDWord0
Word1
Word3
Word2
ビット線 ビット線
SELC
Word0
Word1
Word30
Word31
SELG
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集積回路基礎 第６章
各種メモリの特性
注4：デバイスとしての書き込み時間は数ナノ秒から数10ナノ秒まで各種。
注3：デバイスとしての書き込み時間は数10ナノ秒
注2：1バイトあたりの時間。ハードディスクと同じ512バイト単位で書き込む。
注1：1M~16Mでチップ一括消去時間は1.5秒から数10秒
種類 セル構成書き込み方法
書き込み時間
セル部分の
データの変更データ
保持電流
EPROM
EEPROM
E2 PROM
DRAM
SRAM
Flash Memory
1MOS
1MOS
1トンネル領域+
1MOS
1 MOS +1 C
6 MOS４ MOS + 2 R
重ね書き
重ね書き
重ね書き
電気的消去
電気的書き込み+
（注1）
紫外線消去
電気的書き込み+ 数100μs
数ms
数μs（注2）
≒20μs （注３）
数ns （注４）
不要
不要
不要
リフレッシュ
が必要
保持電流必要
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集積回路基礎 第６章
宿題 ２００８．１２．２
１．ＳＲＡＭとＤＲＡＭの動作原理と特徴を比較し，それぞれの適用領域を述べよ．
２．ＳＲＡＭは高速動作できる理由を説明せよ．３，不揮発性メモリの記憶原理を説明せよ．