axi を使用した zynq ultrascale+ デバイスへの …...リファレンスデザイン...

XAPP1303 (v1.0.2) 2017 年 2 月 27 日 1japan.xilinx.com

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

概要

このアプリケーションノートでは、 Zynq® UltraScale+™ MPSoC に LogiCORE™ IP UltraScale+ Architecture Soft Error Mitigation (SEM) Controller (以下、 SEM コントローラー ) を統合して使用する方法について説明します。 SEM コントローラーをプロセッシングシステム (PS) に統合する方法を例として示したリファレンスデザインが付属します。このデザインは、ザイリンクス ZCU102 ボードをターゲットとしていますが、変更すれば別のデバイス、ファミリアーキテクチャ、ボードでも使用できます。 PS は AXI4-Lite インターフェイスを使用して SEM コントローラーに接続されます。 AXI4-Lite インターフェイスは、 SEM コントローラーの状態の監視と、エラー条件が発生した場合のデバッグに必要です。 SEM コントローラーからレポートされる情報は、このインターフェイスを使用して FIFO から読み出されます。これらのレポートには SEM コントローラーの状態に関する最も詳細な情報が含まれます。制御、ステータス、割り込みの情報が、AXI4-Lite レジスタインターフェイスを介して提供されますが、レジスタインターフェイスで提供されるステータス情報は、 FIFO から読み出されるレポート情報ほど詳細ではありません。割り込みは設定変更可能であり、 SEM コントローラーがコンフィギュレーションメモリにエラーを検出した場合など、 SEM コントローラーの処理が必要な場合に PS へ通知する目的で使用されます。

このアプリケーションノートとは別に、Zynq UltraScale+ MPSoC に LogiCORE IP UltraScale+ Architecture SEM Controller を統合して使用する方法を『Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合』 (XAPP1298) [参照 1] で説明しています。この方法では、 AXI4-Lite インターフェイスではなく、 Zynq MPSoC プロセッサの EMIO (Extended Multiplexed I/O) から最小限の汎用 I/O (GPIO) ピンを使用して SEM コントローラーと通信し、これを管理しています。

リファレンスデザイン

リファレンスデザインは Vivado® Design Suite 2016.2 IP インテグレーターを使用して作成されています。

このアプリケーションノートのリファレンスデザインファイルは、ザイリンクスのウェブサイトからダウンロードできます。

図 1 および図 2 に示すリファレンスデザインでは、 AXI4-Lite を使用して、 SEM コントローラーを Zynq UltraScale+ MPSoC に接続しています。このデザインは、次に示す Vivado IP インテグレーターブロックで構成されます。

• Zynq UltraScale+ MPSoC

• Processor System Reset - リセットディアサートの順序付けを制御

• AXI Interconnect - 複数の AXI ペリフェラルを Zynq UltraScale+ MPSoC ブロックへ接続可能

• AXI Interrupt Controller -すべての AXI ペリフェラルから Zynq UltraScale+ MPSoC ブロックへの単一割り込みを提供

• Utility Buffer - IBUFDS として設定されたバッファー

• UltraScale Architecture Soft Error Mitigation Controller

• AXI2SEM モジュール - UltraScale Soft Error Mitigation コントローラーに対する AXI インターフェイスを提供するためのさまざまなモジュール

• Constant - 信号またはバスに定数値を駆動するために使用

• Concat - 複数の信号または幅の狭い複数のバスを連結して 1 つの幅の広いバスを作成するために使用

• Slice - バスから一部のビットを除去するために使用

詳細は、「ハードウェア」に示す図 1、図 2、図 3 を参照してください。

アプリケーションノート : Zynq UltraScale+ デバイス

XAPP1303 (v1.0.2) 2017 年 2 月 27 日

AXI を使用した Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合著者: Michael Welter

https://japan.xilinx.com

https://secure.xilinx.com/webreg/clickthrough.do?cid=475463

https://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1303&Title=AXI%20%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20Zynq%20UltraScale+%20%26%2312487%3B%26%2312496%3B%26%2312452%3B%26%2312473%3B%26%2312408%3B%26%2312398%3B%20LogiCORE%20SEM%20IP%20%26%2312398%3B%26%2332113%3B%26%2321512%3B&releaseVersion=1.0.2&docPage=1



AXI2SEM は AXI Interconnect を介して PS に接続します。 AXI Interconnect により、その他の AXI ペリフェラルから PS への接続が可能になります。このリファレンスデザインでは、 AXI Interrupt Controller も AXI Interconnect に接続します。AXI2SEM モジュールには多数のサブモジュールが含まれており、事実上、 PS と SEM コントローラー間の通信ブリッジの役割を果たします。ブロックデザインの詳細は、図 3 を参照してください。 AXI2SEM のレジスタインターフェイスを使用することで、 PS から SEM コントローラーにコマンドを送信できます。また、 SEM コントローラーの状態およびステータス情報を PS に提供するためにも使用されます。 AXI2SEM のレジスタ定義については、「付録 A—AXI2SEM のレジスタ定義」を参照してください。 PS は AXI4-Lite インターフェイスを使用して、すべての SEM コマンドを FIFO に書き込みます。 SEM コントローラーのステータス情報はすべて、同じ AXI4-Lite インターフェイスを使用して、もう 1 つの FIFO から読み出されます。 AXI2SEM ICAP レジスタを使用するために、 ICAP インターフェイスがアービトレーションされます。

リファレンスデザインでは、 AXI4-Lite インターフェイスは 100MHz で動作し、 SEM は 74.25MHz の非同期クロックレートで動作します。デザインを実証するために最小限の割り込みを使用します。 PS は ICAP レジスタを介して SEM コントローラーを初期化後、 SEM Ready 割り込みのアサートを検出します。これは SEM の初期化が完了したことを示します。割り込みが処理され、初期化レポートがログ FIFO から読み出されます。 SEM UART インターフェイスは使用されないため、ログ FIFO に SEM コントローラーの ASCII ステータス情報が含まれます。次に PS が、PL のコンフィギュレーションメモリに訂正可能なエラーを挿入します。このエラーを SEM コントローラーが検出し、訂正します。これにより、訂正ステート割り込みがトリガーされます (この割り込みは、 SEM コントローラーの status_correction 信号によってトリガーされる )。 PS はこの割り込みを処理し、ログ FIFO からの訂正レポートを読み出します。最後に、 PS が訂正不可能なエラーを挿入します。 SEM コントローラーはこのエラーを検出しても訂正できませんが、 SEM コントローラーの status_uncorrectable 信号により訂正不可能な割り込みが生成されます。この割り込みが処理されると、 FPGA のリコンフィギュレーションが要求されます。

重要: このアプリケーションとすべての付属ファイルは、デモンストレーションのみを目的として提供されています。また、すべてのファイルは現状有姿で提供されています。リファレンスデザインは、ドロップインソリューションとしての使用を意図しているものではありません。新しいデザインにリファレンスデザインを統合する場合、統合後のソリューションが機能および信頼性の目標を満たしているかを検証する必要があります。

ハードウェア


図 1 に、リファレンスデザインの概略ブロック図を示します。評価ボードの JTAG ポートを PC に接続し、シリアルポートを USB に接続します。より詳細な Vivado IP インテグレーターの図は、図 2 を参照してください。 SEM コントローラーへのコマンド送信には PS を使用します。 AXI2SEM モジュールは、レジスタインターフェイスモジュール内で AXI トランザクションを SEM コマンドに変換します。その後、 SEM コントローラーにこのコマンドを送信します。 AXI2SEM モジュールは、レジスタインターフェイスを介して PS に SEM ステータスを提供します。 PS に割り込みを送るため、AXI2SEM モジュールに IP 割り込みコントローラーがインスタンシエートされます。 SEM のエラー軽減措置は割り込みに基づいている必要があります。 AXI2SEM からの割り込みは AXI Interrupt Controller に接続され、ここから割り込みが PS に送信されます。 AXI Interrupt Controller で複数の AXI ペリフェラルの割り込みが単一の割り込みに集約され、 PS に接続されます。このリファレンスデザインでは、その他の AXI ペリフェラルは AXI2SEM モジュールのみです。





AXI2SEM では、表 1 に示した信号を評価ボードの GPIO LED に接続してステータス情報を示します。

M

X-Ref Target - Figure 1

図 1:概略ブロック図

表 1: AXI2SEM の GPIO 接続

信号名 GPIO LED 説明

irq GPIO LED[4] PS への割り込み要求

cap_req GPIO LED[5] ICAP の要求

cdc_icap_grant GPIO LED[6] ICAP の許可

cdc_icap_release GPIO LED[7] ICAP の解放

Processing System (PS) Programmable Logic (PL)

LEDs

AXI Interconnect

DIP

Swi

tche

s

Terminal

Evaluation Board

JTAG

PC

Processor System

Resetpl_ resetn0

pl_clk0

M_AXI_ HPMO_LPD

AXI INTC

AXI2SEM

peripheral_ aresetninterconnect_ aresetn

interrupt

irqpl_ps_irq0

LVDS CLK

SEM Controller

mon

itor_

txm

onito

r_rx

icap

_*

stat

us_*

74.25MHz

100MHz

Existing Core

Existing IP Core

Custom VHDL ModuleX18115-022217






図 2: Vivado IP インテグレーター図

X18116-022217




図 3 に、 AXI2SEM のブロック図を示します。


図 3: AXI2SEM ブロック図

X18734-022217




axi2sem.vhd

この VHDL モジュールはラッパーファイルで、 AXI Interconnect と SEM コントローラー間のブリッジを提供するサブモジュールとロジックを含みます。

このモジュールのソースコードを含むアプリケーションノート付属の ZIP ファイルは、<path>/Projects/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source にあります。次にデザイン階層を示します。

axi2sem.vhd|-- axi_lite_ipif.vhd|-- interrupt_control.vhd`-- axi2sem_core.vhd |-- axi2sem_reg_intf.vhd |-- axi2sem_cdc.vhd | |-- send_ascii_fsm | |-- xpm_cdc_single * | |-- xpm_cdc_array_single * | |-- xpm_cdc_async_rst * | ‘-- xpm_fifo_async ** `-- ascii_parser.vhd |-- init_check.vhd |-- rom_check.vhd `-- crc_check.vhd

* The XPM_CDC modules are provided with Vivado tools.** The XPM_FIFO modules are enabled when the reference design is created. Refer to 「プロジェクトを作成する」 for more information.

このモジュールは、 LogiCORE IP AXI4-Lite IP Interface (IPIF) モジュール (axi_lite_ipif.vhd)、 LogiCORE IP Interrupt Control モジュール (interrupt_control.vhd)、 axi2sem_core モジュールをインスタンシエートします。前述の LogiCORE IP モジュールは、このリファレンスデザインで利用した既存のデザインです。モジュール動作の詳細は、それぞれの資料を参照してください。

• 『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) [参照 2]

• 『AXI4-Lite IPIF LogiCORE IP 製品ガイド』 (PG155) [参照 3]

LogiCORE IP Interrupt Control モジュール [参照 2] を使用して、複数の AXI2SEM 割り込みを単一の割り込み (ip2intc_irpt) に集約し、 AXI Interrupt controller の入力信号 (intr) [参照 4] に接続しました。エラー軽減措置はすべて、受信した割り込みに基づいて実行する必要があります。何らかの割り込みが発生したら、 AXI2SEM レジスタをデバッグに使用します。 AXI2SEM レジスタは、 SEM コントローラーの状態の定期的な監視にも使用します。

LogiCORE IP Interrupt Controller では最大 32 の割り込みを生成できます。このデザインでは 12 の割り込みが接続されていますが、リファレンスデザインで有効になっているのは 4 つのみです。表 2 では、有効な割り込みを太字で示しています。割り込みは個別に有効化でき、必要に応じて増やすこともできます。各割り込みには、パススルー (反転または非反転)、レジスタレベル (反転または非反転)、立ち上がりエッジ検出または立ち下がりエッジ検出を個別に設定できます。詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) を参照してください [参照 2]。表 2 に、リファレンスデザインの割り込みを示します。





重要: このアプリケーションとすべての付属ファイルは、デモンストレーションのみを目的として提供されています。また、すべてのファイルは現状有姿で提供されています。リファレンスデザインは、ドロップインソリューションとして使用を意図しているものではありません。新しいデザインにリファレンスデザインを統合する場合、統合後のソリューションが機能および信頼性の目標を満たしているかを検証する必要があります。

表 2 に未テストと記された割り込みはテストされていませんが、意図した動作をすると予想されています。ユーザーシステムでは、次の割り込みを有効にして監視することを推奨します。

SEM Ready、 Status Uncorrectable、 Status Correction、 Status Initialization、 Initialization Error、 Heartbeat Timeout、 Log FIFO Overflow、 Log FIFO Full、 Log FIFO Underflow

訂正ステートを通過すると、常に、 SEM コントローラーのステータス訂正信号によって訂正ステート割り込みが生成されるため、 ROM Detected 割り込みと CRC Detected 割り込みは必ずしも監視する必要はありません。この動作は、 Status Uncorrectable 割り込みも同じです。訂正不可能な割り込みが発生する前に必ず Status Correction 割り込みが生成されます。つまり、訂正可能な割り込みの後に訂正不可能な割り込みが処理されます。 SEM が検出したエラーが訂正可能であるかどうかに関係なく、訂正可能な割り込みがアサートされた時点で、すべての SEM ログ情報がログ FIFO に書き込まれます。必要な場合、これらの割り込みを使用してアサートされた割り込みのタイプを特定できますが、 AXI2SEM レジスタのエラーレジスタを読み出すことでも、発生したエラーのタイプを特定できます。

注記: status_correction 信号から割り込みが生成された場合、 SEM コントローラーが訂正を実行したという意味ではありません。この割り込みは、 SEM コントローラーの訂正ステートが通過したことのみを示しています。訂正の実行時にアサートされる割り込みを作成するには、デザインにロジックを追加する必要があります。その場合、status_correction 信号の立ち下がりエッジを status_uncorrectable 信号と組み合わせて使用します。status_correction 信号の立ち下がりエッジで status_uncorrectable が 0 である場合、訂正が実行されています。 status_correction 信号の立ち下がりエッジで status_uncorrectable が 1 である場合、訂正不可能なエラーが発生しています。

Status Initialization 割り込みはテスト済みですが、リファレンスデザインでは、 SEM Ready 割り込みを使用することを推奨します。 SEM Ready 割り込みは、 init_check.vhd モジュールによって駆動されます。 SEM コントローラーの初期化プロセスが完了し、コントローラーのステートがアイドル、検出のみ、監視のいずれかになるまでアサートされません。初期化プロセスが完了すると Status Initialization 割り込みがアサートされますが、 SEM コントローラーがアイドル、検出のみ、監視のどのステートに遷移したことを示す情報は提供されません。また、 SEM Ready レジスタが特定の値に設定されたことをソフトウェアアプリケーションで検証できますが、レジスタの読み出し前にソフトウェアを待機させなくても、 SEM Ready 割り込みを検出するとすぐにレジスタを読み出すことができます。

表 2: AXI2SEM の割り込み

割り込み名設定有効/無効テスト状況

SEM Ready 立ち上がりエッジ検出有効テスト済み

CRC Detected 立ち上がりエッジ検出無効未テスト

ROM Detected 立ち上がりエッジ検出無効未テスト

Status Uncorrectable 立ち上がりエッジ検出有効テスト済み

Status Correction 立ち下がりエッジ検出有効テスト済み

Status Initialization 立ち下がりエッジ検出無効テスト済み

Initialization Error 立ち上がりエッジ検出無効未テスト

Heartbeat Timeout 立ち上がりエッジ検出有効未テスト

Log FIFO Overflow 立ち上がりエッジ検出無効未テスト

Log FIFO Full 立ち上がりエッジ検出無効未テスト

Log FIFO Underflow 立ち上がりエッジ検出無効未テスト

Log FIFO Data Available 立ち上がりエッジ検出無効未テスト





axi_lite_ipif.vhd

詳細は、『AXI4-Lite IPIF LogiCORE IP 製品ガイド』 (PG155) [参照 3] を参照してください。このモジュールのソースコードを含む ZIP ファイルは、 MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0 にあります。

interrupt_control.vhd

詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) [参照 2] を参照してください。このモジュールのソースコードを含む ZIP ファイルは、 MPSoC_AXI2SEM/Vivado/hdl/interrupt_control_v3_1 にあります。

axi2sem_core.vhd

このモジュールはラッパーファイルで、 SEM レジスタインターフェイスモジュール (axi2sem_reg_intf.vhd)、SEM/AXI クロック乗せ換えモジュール (axi2sem_cdc)、 ASCII 解析ロジックモジュール (ascii_parser.vhd) をインスタンシエートします。

axi2sem_reg_intf.vhd

このモジュールは、「付録 A—AXI2SEM のレジスタ定義」に記載したすべてのレジスタをインスタンシエートします。SEM コントローラーのコマンド、状態、ステータスに関するさまざまな情報を提供し、この情報への AXI インターフェイスも提供します。レジスタ定義の詳細は、表 4、「AXI2SEM レジスタマップ」を参照してください。 SEM コントローラーの動作の詳細は、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 5] を参照してください。

axi2sem_cdc.vhd

このモジュールは、 AXI と SEM 間のすべてのクロック乗せ換えロジックを提供します。また、 XPM (Xilinx Parameterized Macros) を使用します。クロック乗せ換えロジックは XPM_CDC マクロを使用し、非同期 FIFO (ログ FIFO およびコマンド FIFO) は XPM_FIFO マクロを使用します。XPM_CDC マクロの詳細は、『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 6] を参照してください。実装されている XPM_CDC マクロは次のとおりです。

• xpm_cdc_single

• xpm_cdc_array_single

• xpm_cdc_async_rst

このアプリケーションノートの作成時点で、 XPM_FIFO マクロは 2016.2 のベータリリースでした。したがって、このマクロには一定の制限事項があります。詳細は、次に示す「XPM_FIFO のサポート対象外機能 (2016.2 xpm_fifo ベータリリース)」および「XPM_FIFO のサポート対象機能 (2016.2 xpm_fifo ベータリリース)」リストと、MPSoC_AXI2SEM/ip/xpm_fifo/limitations ディレクトリを参照してください。リストに含まれていない機能をサポート対象と見なすのではなく、質問や不明な点がある場合は FAE までお問い合わせください。 XPM_FIFO マクロの作成に必要なテンプレートが ZIP ファイルに含まれています。これを有効にしてください。詳細は、「PL デザインの生成」を参照してください。

XPM_FIFO のサポート対象外機能 (2016.2 xpm_fifo ベータリリース)

° 非対称データ幅

° ECC

° DOUT リセット値

° プログラマブルなフル/空

° データカウント

° フルを 1 にリセットするためのオプション

XPM_FIFO のサポート対象機能 (2016.2 xpm_fifo ベータリリース)

° ネイティブインターフェイス

° クロックドメイン (共通、個別)

° 読み出しモード (標準、 First Word Fall Through (FWFT))





° 幅: 1 ～ 1024 (対称のみ)

° 深さ : 最大 8192 (2 のべき乗)

° FIFO 読み出しレイテンシ: 0、 1

- 値 0: FWFT のみに適用

- 値 1: 標準読み出しモードのみに適用

° アンダーフロー /オーバーフロー

将来の Vivado ツールリリースでは、このモジュールのインスタンシエーションが変更される予定です。したがって、2016.2 より後の Vivado バージョンをターゲットにする場合は該当部分のコードを変更して、リファレンスデザインに含まれる XPM_FIFO 用のテンプレートを無効にする必要があります。テンプレートの有効化方法は、「PL デザインの生成」を参照してください。

ログ FIFO には、初期化、ステータス、訂正レポートなどの SEM コントローラーログレポートが含まれています。構成は次のとおりです。

FIFO_MEMORY_TYPE => "bram", --string; "auto", "bram", "lutram", "uram" or "builtin";FIFO_WRITE_DEPTH => 8192, --positive integerWRITE_DATA_WIDTH => 8, --positive integerREAD_MODE => "fwft", --string; "std" or "fwft";FIFO_READ_LATENCY => 0, --positive integer; 0 or 1;READ_DATA_WIDTH => 8, --positive integerCDC_SYNC_STAGES => 2, --positive integerWRCOUNT_TYPE => "disable_wr_dc", --do not changePROG_FULL_THRESH => 10, --do not changeRDCOUNT_TYPE => "disable_rd_dc" --do not changePROG_EMPTY_THRESH => 10, --do not changeDOUT_RESET_VALUE => "0", --do not changeRDCLK_FASTER => 0, --do not changeECC_MODE => "no_ecc", --do not changeEN_ECC_PIPE => 0, --do not changeWAKEUP_TIME => 0, --do not changeAUTO_SLEEP_TIME => 0 --do not change

SEM コントローラーへのコマンド送信にはコマンド FIFO を使用します。構成は次のとおりです。

FIFO_MEMORY_TYPE => "bram", --string; "auto", "bram", "lutram", "uram" or "builtin";FIFO_WRITE_DEPTH => 1024, --positive integerWRITE_DATA_WIDTH => 8, --positive integerREAD_MODE => "fwft", --string; "std" or "fwft";FIFO_READ_LATENCY => 0, --positive integer; 0 or 1;READ_DATA_WIDTH => 8, --positive integerCDC_SYNC_STAGES => 2, --positive integerWRCOUNT_TYPE => "disable_wr_dc", --do not changePROG_FULL_THRESH => 10, --do not changeRDCOUNT_TYPE => "disable_rd_dc", --do not changePROG_EMPTY_THRESH => 10, --do not changeDOUT_RESET_VALUE => "0", --do not changeRDCLK_FASTER => 0, --do not changeECC_MODE => "no_ecc", --do not changeEN_ECC_PIPE => 0, --do not changeWAKEUP_TIME => 0, --do not changeAUTO_SLEEP_TIME => 0 --do not change





send_ascii_fsm.vhd

このモジュールは、 SEM コントローラーに SEM コマンドを送信します。コマンドは ASCII 形式で、コマンドレジスタに含まれるコマンドビット (Command [10:0]) のいずれかが書き込まれるまで開始されません。コマンドレジスタ内の各ビットを使用して、 SEM コマンドと同じ形式でコマンドが作成されます。コマンドの詳細は、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 5] を参照してください。各コマンドが一度に 1 バイトずつ、コマンド FIFO に書き込まれます。 Command [10:0] の 1 ビットだけに 1 が書き込まれてコマンドが開始されると、書き込みビジー信号 (Command[27]) がアサートされ、コマンド FIFO にコマンドの最終バイトが書き込まれるまでアサートが維持されます。

ascii_parser.vhd

このモジュールはラッパーファイルで、 init_check.vhd モジュール、 crc_check.vhd モジュール、rom_check.vhd モジュールをインスタンシエートします。

init_check.vhd

このモジュールは、 SEM コントローラーの初期化に関するステータス情報を提供します。 SEM が ICAP にアクセスする (icap_request = 1、 icap_grant = 1、 icap_release = 0) まで待機したのち、初期化レポート内で ASCII パターンをチェックします。このサンプル初期化レポートを使用して、チェックの実行順序が番号付けされます。

SEM_ULTRA_V3_1 SC 01 1. Checks for SC FS 04 AF 01 ICAP OK 2. Checks for OK RDBK OK 3. Checks for OK INIT OK 4. Checks for OK SC 02 O> 5. Checks for 'I>' or 'O>' or 'D>'

このモジュールの FSM がチェックを進めるのに従って、 SEM Ready レジスタ内のビットがセットされます。 SEM 初期化プロセスが完了した後で、 SEM が ICAP の制御を失うと、初期化レポートのチェックプロセスが再開されます。初期化が完了すると、 FSM はソフトリセットコマンド (R XX で、 XX がドントケア) もチェックします。 FSM がキャリッジリターンが後ろに付くソフトリセットコマンドを検出すると、初期化レポートのチェックプロセスが再開されます。

rom_check.vhd

このモジュールは、 SEM コントローラーで ROM エラーが発生したかどうかをチェックします。 SEM コントローラーから受け取った ASCII 文字を、 ROM の ASCII 表現 (52 4F 4D) と比べてチェックします。このチェックは、 ASCII 文字がログ FIFO に書き込まれる前に実行されます。 ROM パターンに一致した場合、エラーレジスタ [3] (ROM 検出) が High にアサートされます。アサートされた後、クリアされるまでこのビットはアサートを保持します。このビットをクリアするには、エラーレジスタ [3] に 1 を書き込みます。

crc_check.vhd

このモジュールは、 SEM コントローラーでデバイスレベルの訂正不可能な CRC エラーが発生したかどうかをチェックします。 SEM コントローラーから受け取った ASCII 文字を、 CRC の ASCII 表現 (43 52 43) と比べてチェックします。このチェックは、 ASCII 文字がログ FIFOに書き込まれる前に実行されます。 CRC パターンに一致した場合、エラーレジスタ [1] (CRC 検出) が High にアサートされます。アサートされた後、それを保持します。このビットはクリアできません。





ソフトウェアアプリケーション

アプリケーションファイル

このアプリケーションノートでは、ハードウェアデザイン用のソフトウェアアプリケーションを提供しています。このアプリケーションは次の 3 つのファイルで構成されています。

• MPSoC_AXI2SEM/SDK/source/axi2sem_pl_intr_test.h: このファイルは、 AXI Interrupt Controller レジスタ、AXI2SEM レジスタ、 AXI2SEM IP Interrupt Controller レジスタへのアクセスに便利な各種オフセットを提供します。

• MPSoC_AXI2SEM/SDK/source/axi2sem_pl_intr_test.c: これはメインアプリケーションで、端末を介してユーザーと、 AXI4-Lite を介して SEM コントローラーとインターフェイスします。このファイルには、その作成に必要な手順がコメントとして含まれています。

• MPSoC_AXI2SEM/SDK/source/axi2sem_intr.c: これは、 AXI2SEM の割り込みハンドラーです。対象の割り込みは、 SEM Ready、 Correction 、 Uncorrectable、 Heartbeat Present です。その他の割り込みが有効になっている場合、すべてのソフトウェアファイルを変更して追加する必要があります。割り込みを検出すると、はじめに IPISR ビットがクリアされ、次に AXI INTC IAR ビットへの書き込みにより AXI INTC IPR ビットがクリアされます。

アプリケーションの完全なログは、このアプリケーションノートに付属する次の ZIP ファイルに含まれています。

MPSoC_AXI2SEM/teraterm_axi2sem_intc.log

推奨: これらのアプリケーションは『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 7] と『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087) [参照 8] に基づいて作成されています。これらの文書を参考にしてください。





ツールフローおよび検証

表 3 に、リファレンスデザインで使用したツールフローおよび検証手順を示します。

表 3: リファレンスデザインの詳細

パラメーター説明

全般

開発元ザイリンクス

ターゲットデバイス xczu9eg-ffvb1156

ソースコードの提供あり

ソースコードの形式 (提供される場合) VHDL、 C

既存のザイリンクスアプリケーションノート / リファレンスデザイン、サードパーティ、 Vivado ツールからデザインへのコード /IP の使用 (使用した場合はその詳細)

UltraScale Soft Error Mitigation (ベータ )

XPM_FIFO_ASYNC (2016.2 ベータ )

XPM_CDC_SINGLE

XPM_CDC_ARRAY_SINGLE

XPM_CDC_ASYNC_RST

Zynq UltraScale+ MPSoC

Processor System Reset

AXI Interconnect

AXI Interrupt Controller

Utility Buffer

Constant

AXI4-Lite IPIF

Interrupt Control

シミュレーション

論理シミュレーションの実施なし

タイミングシミュレーションの実施なし

論理シミュレーションおよびタイミングシミュレーション用テストベンチの提供

なし

テストベンチの形式

使用したシミュレータ /バージョン

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

使用した合成ツール/バージョン Vivado design suite 2016.2

使用したインプリメンテーションツール/バージョン Vivado design suite 2016.2

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

使用したプラットフォーム Zynq UltraScale+ MPSoC ZCU102 評価ボード



必要な環境


必要な環境

このデザインは次のハードウェアとソフトウェアを使用して開発されています。 AXI2SEM、 XPM_FIFO、 SEM、「その他のバージョンのソフトウェアをターゲットとする場合」の詳細は、「制限事項と検討事項」を参照してください。

ハードウェア

• HW-Z1-ZCU102 Rev B 以降

• ZU9EG シリコン

• JTAG プログラミングケーブル

• JTAG 接続用の USB ケーブル

• UART 接続用の USB ケーブル

ソフトウェア

• Vivado Design Suite 2016.2

• ソフトウェア開発キット (SDK) 2016.2

• シリアル UART 接続用の Tera Term 4.83

リファレンスデザインファイル

最上位のリファレンスデザインファイル xapp1303-integrating-sem-ip-with-axi.zip には 1 つのリファレンスデザインが含まれます。リファレンスデザインのディレクトリ構造を次に示します。



必要な環境


SDK

• SDK/boot_img

° BOOT.bin - ELF および BIT ファイルを含むブートイメージファイル

° fsbl_a53_0.elf - FSBL (First Stage Boot Loader) ソフトウェアアプリケーションデータを含む

° output.bif - BOOT イメージの作成に必要なファイルの参照先を記述した、 SDK で生成されるファイル

° axi2sem_intc_a53_0.elf - AXI2SEM ソフトウェアアプリケーションデータを含む

° zu9eg_sem_wrapper.bit

• SDK/source

° axi2sem_pl_intr_test.h - 各種 AXI2SEM レジスタにアクセスするためのアドレスオフセットと割り込みマスクを含むヘッダーファイル

° axi2sem_pl_intr_test.c - このリファレンスデザインの演習用ソフトウェアアプリケーション

° axi2sem_intr.c - ソフトウェアアプリケーションの割り込みハンドラー

Vivado

このディレクトリには、 AXI2SEM の VHDL ソースファイルとインスタンシエートされたサブモジュール (axi_lite_ipif_v3_0 および interrupt_control_v3_1) が含まれます。リファレンスデザインを一から作成する際に役立つ Tcl ファイルも含まれています。

• hdl/axi_lite_ipif_v3_0 - このディレクトリには、 AX4-Lite IP Interface (IPIF) のソースコードが含まれます。このソースコードは AXI2SEM モジュールにインスタンシエートされます。詳細は、『AXI4-Lite IPIF LogiCORE IP 製品ガイド』 (PG155) [参照 3] を参照してください。

• hdl/axi2sem - AXI2SEM モジュール向けのすべての VHDL ソースファイルを含む

° ascii_parser.vhd

° axi2sem.vhd

° axi2sem_cdc.vhd

° axi2sem_core.vhd

° axi2sem_reg_intf.vhd

° crc_check.vhd

° init_check.vhd

° rom_check.vhd

° send_ascii_fsm.vhd

• hdl/interrupt_control_v3_1 - IP Interrupt Controller 用のソースコードで、 AXI2EM モジュールにインスタンシエートされます。詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) [参照 2] を参照してください。

参考として、 3 つの Tcl ファイルを格納しています。リファレンスデザインを一から作成する場合、これらのファイルを実際のディレクトリ構造に合わせて編集してから Vivado Tcl コンソールで実行してください。

• tcl/board_repository.tcl - Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからダウンロードしたボードファイルのパスを設定するために使用します。

• tcl/ip_repository.tcl - SEM コントローラーのビルドのリポジトリをローカルリポジトリに設定するために使用します。

• tcl/source_hdl.tcl - Vivado ツールの各 VHDL ライブラリに対して、 axi_lite_ipif_v3_0、 axi2sem、interrupt_control_v3_1 デザインを追加、インポート、割り当てするための Tcl コマンドが含まれます。


https://japan.xilinx.com/member/zcu102_headstart.html


リファレンスデザインの実行手順


ライセンス

SEM コントローラーのライセンス

このザイリンクス LogiCORE IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

この IP およびその他のザイリンクス LogiCORE IP モジュールに関する情報は、 IP コアのウェブサイトから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。


セットアップ

ここからはセットアップ手順について説明します。リファレンスデザインを一から作成する場合は、「リファレンスデザインの作成」へ進んでください。付属の ZIP ファイルからリファレンスデザインを実行する場合は、「リファレンスデザインの実行」へ進んでください。このセクションでは、リファレンスデザインの実行に必要なその他のセットアップ情報についても説明します。

リファレンスデザインの作成

リファレンスデザインを一から生成する場合は次の手順に従ってください。 XPM_FIFO の制限事項の詳細は、「axi2sem_cdc.vhd」を参照してください。リファレンスデザインを作成するには、次の手順に従います。

Vivado 2016.2 用の ZCU102 ボードファイルのダウンロード

デザインには、このファイルをダウンロードする必要があります。

注記: ZCU102 ボードファイルは Vivado Design Suite 2016.2 に付属しておらず、このアプリケーションノートにも含まれません。ボードファイルは Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからダウンロードしてください。

重要: 登録後、ファイルにアクセスできるようになるまで 2 日ほどかかることがあります。

1. Zynq UltraScale+ ZCU102 HeadStart ウェブサイトにアクセスします。

2. [Documentations and Designs] タブをクリックします。

3. [ZCU102 ES1/ES2 Board Files] が表示されるまでスクロールします。

4. 「ZCU102 2016.2 Board Files」と記載されたファイルの [ZCU102 Board Files] リンクをクリックします。

注記:必ず 2016.2 ボードファイルを使用してください。

5. ライセンス契約に同意する場合は、 [I Accept] をクリックします。

6. デザインファイルをダウンロードし、中身を解凍します。

PL デザインの生成

ここでは、リファレンスデザインに対する PL ビットストリームを一から生成する方法について説明します。xapp1303-integrating-sem-ip-with-axi.zip を解凍します。 MPSoC_AXI2SEM フォルダーの readme.txt ファイルを参照してください。


https://japan.xilinx.com/support.html

https://japan.xilinx.com/products/intellectual-property.html

https://www.xilinx.com/about/contact.html






プロジェクトを作成する

注記: ここからの手順では、 <path> = C:/Projects とします。

1. ディレクトリを MPSoC_AXI2SEM に移動します。

cd <path>/MPSoC_AXI2SEM

2. Vivado Design Suite を起動します。

3. プロジェクトを作成する前に、 Tcl コンソールで ZCU102 ボードリポジトリファイルのパスを設定し、ベータの XPM FIFO テンプレートを有効にします。次に例を示します。

a. set_param board.repoPaths C:/Projects/zcu102

(source C:/Projects/MPSoC_AXI2SEM/Vivado/tcl/board_repository.tcl)

b. set_param templates.setDir

<path>/MPSoC_AXI2SEM/ip/xpm_fifo/templates

4. 新規プロジェクトを作成して次のように設定します。

a. [Project Name]: zu9eg_sem

b. [Project Location]: <path>/MPSoC_AXI2SEM. [Next] をクリックします。

c. [RTL Project] をオンにし、 [Do not specify sources at this time] をオンにします。 [Next] をクリックします。

d. [Boards] をクリックし、 [Vendor] で [xilinx.com]、 [Display Name] で [Zynq UltraScale+ ZCU102 Evaluation Board] を選択します。図 4 を参照してください。

e. [Next] をクリックし、 [Finish] をクリックします。


図 4: ボードの選択

X18133-022217





5. プロジェクトが開いたら、Vivado Tcl コンソールで ZU9EG デバイスに対応する SEM コントローラーの IP リポジトリパスを設定します。また、 XPM_CDC および XPM_FIFO マクロを有効にします。

a. set_property ip_repo_paths C:/Projects/MPSoC_AXI2SEM/ip/sem_ultra_v3_1 [current_project]

b. update_ip_catalog -rebuild

IP の重複に関する次の警告は無視します。

WARNING: [IP_Flow 19-1663] Duplicate IP found for xilinx.com:ip:sem_ultra:3.1. The one found in IP location c:/Projects/MPSoC_AXI2SEM/sem_ultra_v3_1 will take precedence over the same IP in the Xilinx installed IP.

c. set_property XPM_LIBRARIES {XPM_CDC XPM_FIFO} [current_project]

(source C:/Projects/MPSoC_AXI2SEM/Vivado/tcl/ip_repository.tcl)

ファイルを追加する

1. プロジェクトに AXI2SEM、 IP Interrupt Control、 AXI_LITE_IPIF のソースファイルを追加し、ライブラリを設定します。

Tcl ファイルを変更して Vivado ツールでソースとして設定するか、または次のコマンドのパス情報を変更します。例として、次のコマンドを Vivado Tcl コンソールに入力します。

source C:/Projects/MPSoC_AXI2SEM/Vivado/tcl/source_hdl.tcl

a. add_files -norecurse -scan_for_includes {<path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/crc_check.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_core.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/init_check.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/ascii_parser.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_cdc.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_reg_intf.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/send_ascii_fsm.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/rom_check.vhd}

import_files -force -norecurse {<path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/crc_check.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_core.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/init_check.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/ascii_parser.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_cdc.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/axi2sem_reg_intf.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/send_ascii_fsm.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/source/rom_check.vhd}

set_property library axi2sem_v0_0 [get_files {<path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/axi2sem_reg_intf.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/send_ascii_fsm.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/rom_check.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/axi2sem.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/crc_check.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/axi2sem_core.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/init_check.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/ascii_parser.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/source/axi2sem_cdc.vhd}]





b. add_files -norecurse -scan_for_includes <path>/MPSoC_AXI2SEM/Vivado/hdl/interrupt_control_v3_1/hdl/src/vhdl/interrupt_control.vhd

import_files -force -norecurse <path>/MPSoC_AXI2SEM/Vivado/hdl/interrupt_control_v3_1/hdl/src/vhdl/interrupt_control.vhd

set_property library interrupt_control_v3_1_3 [get_files <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/interrupt_control.vhd]

c. add_files {<path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/pselect_f.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/address_decoder.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/slave_attachment.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/ipif_pkg.vhd}

import_files -force -norecurse {<path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/axi_lite_ipif.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/pselect_f.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/address_decoder.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/slave_attachment.vhd <path>/MPSoC_AXI2SEM/Vivado/hdl/axi_lite_ipif_v3_0/hdl/src/vhdl/ipif_pkg.vhd}

set_property library axi_lite_ipif_v3_0_3 [get_files {<path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/axi_lite_ipif.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/pselect_f.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/address_decoder.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/slave_attachment.vhd <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.srcs/sources_1/imports/vhdl/ipif_pkg.vhd}]

2. プロジェクトに制約を追加します。

a. add_files -fileset constrs_1 -norecurse <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/constraints/zu9eg_sem.xdc

b. import_files -fileset constrs_1 -force <path>/MPSoC_AXI2SEM/Vivado/hdl/axi2sem/constraints/zu9eg_sem.xdc

3. [Create Block Design] をクリックし、 [Design name] に「zu9eg_sem」と入力します。





IP を図に追加する

1. Vivado の [Diagram] タブで [Add IP] を右クリックし、 [Zynq UltraScale+ MPSoC] をクリックします。

a. [Run Block Automation] をクリックします。図 5 を参照してください。

b. [Apply Board Presets] がオンであることを確認します。 [OK] をクリックします。

c. Zynq UltraScale+ MPSoC ブロックをダブルクリックし、次のように設定します。

d. [Clock Configuration] → [Low Power Domain Clocks] → [PL Fabric Clocks] → [PL0] に [100] MHz を設定します。図 6 を参照してください。


図 5: ブロックオートメーションの実行

X-Ref Target - Figure 6if

図 6: IP のリカスタマイズ ‐ クロック設定

X18136-022217

X18547-120916





e. [PS-PL Configuration] → [General] → [Interrupts] → [PL to PS] → [IRQ0[0:7]] に [1] を設定します。図 7 を参照してください。

2. [Diagram] タブの何もない画面上で右クリックして [Add IP] をクリックします。

a. 検索ボックスを使用して Processor System Reset を見つけてクリックします。デフォルト設定を使用します。


a. 検索ボックスを使用して AXI Interconnect を見つけてクリックします。デフォルト設定を使用します。


a. 検索ボックスを使用して Utility Buffer を見つけてクリックします。

b. それぞれの入力ピンをクリックして選択し、右クリックで [Make External] をクリックします。

c. IBUF_DS_P から「icap_clk_p」に名前を変更します ([Diagram] でピン名をクリックして選択し、 [External Port Properties] で名前を編集)。図 8 を参照してください。


図 7: IP のリカスタマイズ ‐ PL から PS への設定


図 8: [External Port Properties] ‐ icap_clk_p

X18548-120916

X18549-120916





d. IBUF_DS_N から「icap_clk_n」に名前を変更します ([Diagram] でピン名をクリックして選択し、 [External Port Properties] で名前を編集)。図 9 を参照してください。


a. 検索ボックスを使用して AXI Interrupt Controller を見つけてクリックします。

b. AXI Interrupt Controller アイコンをダブルクリックします。 [Interrupt Output Connection] を [Single] に変更します。

c. [irq] ピンをクリックして選択し、右クリックで [Make External] をクリックします。


a. 検索ボックスを使用して Ultrascale Soft Error Mitigation を見つけてクリックします。

b. [Duplicate IP] ウィンドウで [Add Active IP] をクリックします。

c. アイコンをダブルクリックします。ドロップダウンリストから [Mitigation and Testing] を選択します。 [Controller Clock Period] が [13468 ns (74.25MHz)] に設定されていることを確認します。 [OK] をクリックします。

d. [cap_req] ピンをクリックして選択し、右クリックで [Make External] をクリックします。

7. [Diagram] タブの何もない画面上で右クリックして [Add Module] をクリックします。

a. 検索ボックスを使用して axi2sem.vhd を見つけてクリックします。

b. 次のピンをクリックして選択し、右クリックで [Make External] をクリックします。

- cdc_icap_grant

- cdc_icap_release


a. 検索ボックスを使用して Constant を見つけてクリックします。

b. [Const Width] を 1 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_strobe、aux_error_cr_ne、 aux_error_cr_es、 aux_error_uc 信号と、 Processor System Reset の mb_debug_sys_rst 信号に接続)。



b. [Const Width] を 1 に設定し、 [Const Val] を 1 に設定します (プロセッサリセットブロックの ext_reset_in および dcm_locked 信号に接続)。



b. [Const Width] を 44 に設定し、 [Const Val] を 0 に設定します (UltraScale Soft Error Mitigation の command_code 信号に接続)。

Vivado IP インテグレーターの図で接続を完成させる

1. 図 2 「Vivado IP インテグレーター図」のようにデザインを接続します。

2. [Address Editor] ウィンドウで [axi_intc_0] をドラッグアンドドロップし、 [Data] の下に表示します。


図 9: [External Port Properties] ‐ icap_clk_n

X18550-120916





a. 同じ処理を [axi2sem_0] に対して繰り返します。図 10 を参照してください。

3. [Diagram] タブの何もない画面上で右クリックして [Validate Design] をクリックします。

a. ポップアップウィンドウで [OK] をクリックします。

次の警告は無視します。

° WARNING: [BD 17-145] Zynq UltraScale IP doesn't support simulation

° WARNING: [BD 41-702] Propagation TCL tries to overwrite USER strength parameter CLOCK_PERIOD(13468) on '/sem_ultra_0' with propagated value(10000). Command ignored

° WARNING: [xilinx.com:ip:axi_intc:4.1-4] /axi_intc_0: Could not determine interrupt input port type - using default interrupt type Rising Edge. Please change this manually if necessary.

° WARNING: [BD 41-237] Bus Interface property AWUSER_WIDTH does not match between /zynq_ultra_ps_e_0_axi_periph/s00_couplers/auto_ds/S_AXI(0) and /zynq_ultra_ps_e_0/M_AXI_HPM0_LPD(16)

° WARNING: [BD 41-237] Bus Interface property ARUSER_WIDTH does not match between /zynq_ultra_ps_e_0_axi_periph/s00_couplers/auto_ds/S_AXI(0) and /zynq_ultra_ps_e_0/M_AXI_HPM0_LPD(16)

4. [Hierarchy] → [Sources] で zu9eg_sem (zu9eg_sem.bd) を右クリックし、 [Create HDL Wrapper] をクリックします。

a. ダイアログボックスで [Let Vivado manage wrapper and auto-update] をオンにします。 [OK] をクリックします。

5. zu9eg_sem_wrapper.v を右クリックして [Set As Top] をクリックします。

6. ブロックデザインキャンバスの何もないところで右クリックして [Validate Design] をクリックします。

a. [Rerun Validate Design] をクリックします (手順 3)。


図 10: Address Editor

X18553-022217





ブロックデザインとビットストリームを生成する

1. Flow Navigator で [Generate Block Design] をクリックします。

a. [Generate] をクリックします (図 11 参照)。

2. Flow Navigator で [Generate Bitstream] をクリックし、インプリメントしたデザインを開き、すべてのタイミング制約が満たされていることを確認します。

注記:図 12 に一覧を示す XPM_CDC の重要な警告は、このデザインの機能性に影響を与えないため無視してかまいません。


図 11:出力ファイルの生成


図 12:無視できる XPM_CDC の重要な警告

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3. ビットストリームをエクスポートするには、 [File] → [Export] → [Export Hardware] をクリックします。 [Include bitstream] をオンにします。

4. [File] → [Launch SDK] をクリックします。

これで SDK が起動してソフトウェアアプリケーションを作成できるようになります。「PS ソフトウェアアプリケーションの生成」に進みます。

PS ソフトウェアアプリケーションの生成

ここでは、リファレンスデザインのソフトウェアアプリケーションの部分を一から生成する方法について説明します。

注記: ここからの手順では、 <path> = C:/Projects とします。

1. [File] → [New] → [Application Project] をクリックして、 FSBL アプリケーションプロジェクトを作成します。

a. [Project name] に「fsbl_a53_0」と入力します。 [Next] をクリックします。

b. [Zynq MP FSBL] を選択します。 [Finish] をクリックします。図 13 を参照してください。


図 13: Zynq MP FSBL テンプレート

X18159-022217





2. アプリケーションプロジェクトを作成します。

a. [File] → [New] → [Application Project] をクリックします。

b. [Project name] に「axi2sem_intc_a53_0」と入力します。 [Next] をクリックします。

c. [Hello World] を選択します。 [Finish] をクリックします。

d. [Project Explorer] で helloworld.c を右クリックし、 [Delete] をクリックします。図 14 を参照してください。

e. axi2sem_intr.c をコピーします。コピー元: <path>/MPSoC_AXI2SEM/SDK/source/axi2sem_intr.c コピー先: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/axi2sem_intc_a53_0/src/axi2sem_intr.c にコピーします。

f. axi2sem_pl_intr_test.c をコピーします。コピー元: <path>/MPSoC_AXI2SEM/SDK/source/axi2sem_pl_intr_test.c コピー先: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/axi2sem_intc_a53_0/src/axi2sem_pl_intr_test.c

g. axi2sem_pl_intr_test.h をコピーします。コピー元: <path>/MPSoC_AXI2SEM/SDK/source/axi2sem_pl_intr_test.hコピー先: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/axi2sem_intc_a53_0/src/axi2sem_pl_intr_test.h


図 14: Hello World の削除

X18722-022217





3. src ディレクトリを右クリックします。 [Refresh] をクリックすると、コピーしたファイルが表示されます。図 15 を参照してください。

次のエラーが表示される場合

‘XPAR_FABRIC_AXI_INTC_0_IRQ_INTR' undeclared (first use in this function)

xparameters.h ファイルに次の行を追加します。

/* Definitions for Fabric interrupts connected to psu_acpu_gic */#define XPAR_FABRIC_AXI_INTC_0_IRQ_INTR 121

ブートイメージの作成

1. FSBL ELF ファイルを boot_img ディレクトリにコピーします。コピー元: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/fsbl_a53_0/Debug/fsbl_a53_0.elf

コピー先: <path>/MPSoC_AXI2SEM/SDK/boot_img/fsbl_a53_0.elf

2. BIT ファイルを boot_img ディレクトリにコピーします。コピー元: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/zu9eg_sem_wrapper_hw_platform_0/zu9eg_sem_wrapper.bit

コピー先: <path>/MPSoC_AXI2SEM/SDK/boot_img/zu9eg_sem_wrapper.bit

3. axi2sem_intc_a53_0 ELF ファイルを boot_img ディレクトリにコピーします。コピー元: <path>/MPSoC_AXI2SEM/zu9eg_sem/zu9eg_sem.sdk/axi2sem_intc_a53_0/Debug/axi2sem_intc_a53_0.elf

コピー先: <path>/MPSoC_AXI2SEM/SDK/boot_img/axi2sem_intc_a53_0.elf

4. [Xilinx Tools] → [Create Boot Image] をクリックします。次の 3 つのパーティションが追加されています。

° fsbl_a53_0.elf

° zu9eg_sem_wrapper.bit

° axi2sem_intc_a53_0.elf

5. [Architecture] を [Zynq MP] に変更します。


図 15: [Project Explorer]

X18606-122116





6. [Create Boot Image] ダイアログボックスで [Output BIF file path] を次のように設定します。<path>/MPSoC_AXI2SEM/SDK/boot_img/output.bif

a. [Output path] が上記と同じあることを確認します。図 16 を参照してください。


図 16: ブートイメージの作成

X18564-022217





7. [Add] をクリックしてパーティションを追加します。

a. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 fsbl_a53_0.elf パーティションを追加します。

b. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_AXI2SEM/SDK/boot_img/fsbl_a53_0.elf[OK] をクリックします。

c. [Partition type] が [bootloader]、[Destination Device] が [PS]、[Destination CPU] が [A53 x64] であることを確認します (図 17 参照)。


図 17: FSBL ブートパーティション

X18565-120916





8. [Create Boot Image] ダイアログボックスで [Add] をクリックし、2 番目のパーティションに BIT ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_AXI2SEM/SDK/boot_img/zu9eg_sem_wrapper.bit[OK] をクリックします。

b. [Partition type] が [datafile]、 [Destination Device] が [PL] であることを確認します。図 18 を参照してください。


図 18: BIT パーティション

X18566-120916





9. [Create Boot Image] ダイアログボックスで [Add] をクリックし、 3 番目のパーティションに axi2sem_intc_a53_0.elf ファイルを追加します。

a. [Add partition] ダイアログボックスで、 [File path] を次のように設定します。<path>/MPSoC_AXI2SEM/SDK/boot_img/axi2sem_intc_a53_0.elf[OK] をクリックします。

b. [Partition type] が [datafile]、 [Destination Device] が [PS]、 [Destination CPU] が [A53 0] であることを確認します。図 19 を参照してください。


図 19: AXI2SEM ブートパーティション

X18567-120916





10. [Boot image partitions] を確認します。図 20 を参照してください。 [Create Image] をクリックします。

作成したデザインファイルを使用してリファレンスデザインを実行できます。「リファレンスデザインの実行」の手順 2 「ボードをセットアップする」に進みます。

リファレンスデザインの実行

このセクションでは、イメージファイルを JTAG を介して ZCU102 ボードにダウンロードする方法について説明します。また、 PS を使用して SEM コントローラーを初期化し、 AXI4-Lite インターフェイスを介して SEM コントローラーとインターフェイスする方法についても説明します。 SEM ステータス情報の表示には、 PS UART ターミナルを使用します。

1. リファレンスデザインファイルを解凍する : xapp1303-integrating-sem-ip-with-axi.zip を解凍します。MPSoC_AXI2SEM フォルダーの readme.txt ファイルを参照してください。

2. ボードをセットアップする : 電源、 USB UART ケーブル、および JTAG プログラミングケーブルをボードに接続します。 MODE[3:0] ピンを ON ON ON ON (SW6) に設定します。この DIP スイッチは、 [ON] と書かれた方へ矢印の向きに動かすと 0 となります。 DIP スイッチのラベル 1 ～ 4 は MODE ピン 0 ～ 3 に対応します (図 21 および図 22 参照)。電源をオンにします。


図 20: ブートイメージパーティションの確認

X18723-022217





重要: ZCU102 ボードに電源が入っていること、 USB UART ケーブルと JTAG ケーブルが接続されていること、 JTAG ケーブルドライバーがインストールされていることを確認してください。手順 3 を参照してください。

3. UART ドライバーをセットアップし、 COM ポートを選択します。

a. Tera Term ターミナルを 2 つ起動し、次のようにシリアル接続を設定します。


図 21: ZCU102 ボード—MODE ピンと DIP スイッチ


図 22: MODE[3:0] DIP スイッチの設定 (ON ON ON ON)

X18124-022217

X18664-011617

ボーレート 115200

設定データビット 8、パリティなし、ストップビット 1

フロー制御なし

端末 ID VT100

改行コード (送信) CR (端末は CR を行末として送信)

改行コード (受信) CR + LF (端末は CR を行末として受信し、 CR + LF に展開)

ローカルエコーなし





推奨: この接続を初めて機能させる場合は、 Silicon Labs の USB UART ドライバーのインストールが必要になることがあります。詳細は、『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033) [参照 9] を参照してください。

b. Tera Term の [Device Manager] で、PS UART の Silicon Labs Quad CP210x USB to UART Bridge: Interface 0 (COMXX) に関連付けられている「COM XX」ポートを選択します。 COM XX は、使用するコンピューターによって異なります。図 23 を参照してください。

フラッシュメモリをプログラムする

1. SDK を開きます。

2. [Xilinx Tools] → [Program Flash] をクリックします。次のように設定します。

3. プログラムが完了したら、ボードの電源をオフにします。

4. MODE[3:0] ピンを ON ON OFF ON (SW6) に設定します。この DIP スイッチは、 [ON] と書かれた方へ矢印の向きに動かすと 0 となります。 DIP スイッチのラベル 1 ～ 4 は MODE ピン 0 ～ 3 に対応します (図 24 参照)。

5. ボードの電源をオンにします。

6. アプリケーションが開始します。 PS UART ターミナルに表示される指示に従って、 SEM コントローラーが正しく動作しているかどうかを確認してください。ソフトウェアアプリケーションの詳細は、「ソフトウェアアプリケーションの結果」を参照してください。


図 23:デザイン用の COM ポートの選択

[Image File] MPSoC_AXI2SEM/SDK/boot_img/BOOT.bin

[Offset] 0x00000000

[Flash Type] qspi_quad_parallel

[FSBL File] MPSoC_AXI2SEM/SDK/boot_img/fsbl_a53_0.elf


図 24: MODE[3:0] DIP スイッチの設定 (ON ON OFF ON)

X18127-120516

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結果

リファレンスデザインの出力は、アプリケーションノート付属の ZIP ファイルのメインディレクトリに格納された次のログファイルを参照してください。

teraterm_axi2sem_intc.log - PS からの UART 出力のログファイル。ログ FIFO から情報が読み出されるため、SEM コントローラーの出力もここに含まれます。

レジスタの定義については、「付録 A—AXI2SEM のレジスタ定義」を参照してください。

ソフトウェアアプリケーションの結果

このアプリケーションは PS UART を初期化し、 PL コンフィギュレーションロジックの制御を PCAP から ICAP へ移します (SEM コントローラーは ICAP を必要とする )。また、 SEM コントローラーとのインターフェイスには AXI4-Lite を使用します。 SEM のステータスおよび状態情報を読み出し、 SEM にコマンドを送信するためには、レジスタインターフェイスが使用されます。割り込みはエラー軽減措置の実行に使用されます。ログを構成する 3 つのスニペットを、図 25、図 26、図 27 に示します。

PS が PCAP を無効にし、 ICAP を有効にします。 PS は PL リセットを発行し (必須ではないが、正しく動作することを示すために実施)、AXI2SEM IP Interrupt Controller (IER および GIE) と AXI Interrupt Controller (IER および MER) の割り込みを有効にします。割り込みが有効化された後、 PS は SEM コントローラーに CAP アクセスを許可します。

ICAP アービトレーション

PS は次の手順を使用して、 SEM コントローラーに CAP へのアクセスを許可します。

1. ICAP レジスタを読み出して、ビット 2 (icap_request) がアサートされていることを確認します。これは、 SEM が CAP へのアクセスを要求していることを意味します。

2. ビット 2 がセットされている場合、 PS は ICAP レジスタに 0x00000002 を書き込んで、 ICAP Grant 信号をアサートします。これで SEM コントローラーは初期化を実行し、自動的に監視ステートに移行します。

SEM Ready 割り込み

SEM が初期化されると、割り込み (SEM Ready) が生成されます。この割り込みを処理するために、 PS は AXI Interrupt Controller レジスタを読み出して、どの AXI ペリフェラルが割り込みを生成したのかを特定する必要があります。リファレンスデザインで、 AXI Interrupt Controller に接続されている AXI ペリフェラルは AXI2SEM だけです。 AXI2SEM 割り込みが発生するたびに、 AXI Interrupt Controller (AXI INTC) 割り込み保留レジスタ (IPR) にビット 0 がセットされます。次に、割り込みハンドラーが、どの AXI2SEM 割り込みが PS 割り込みを生成したのかを特定する必要があります。このために、 IP 割り込みイネーブルレジスタ (IPIER) と IP 割り込みステータスレジスタ (IPISR) の論理積を使用します。 IPISR ビットは、割り込みが有効になっているかどうかに関係なく、割り込みが発生するたびにセットされます。 IPIER は、レジスタ内のその他の割り込みとは無関係に各割り込みを有効にするために使用します。 IPIER で割り込みが有効になっていない場合、この割り込みが IPISR 内に存在しても、 AXI Interrupt Controller に割り込み信号はアサートされません。論理積の結果により、有効化されたアクティブな割り込みだけが PS に提供されます。

割り込みハンドラーは現在、 4 つの割り込みを監視しています。割り込みを検出すると、該当する IPISR ビットが書き込まれてクリアされ、次に AXI INTC IAR レジスタへの書き込みにより AXI INTC ISR ビットがクリアされます。詳細は、『AXI Interrupt Controller (INTC) LogiCORE IP 製品ガイド』 (PG099) を参照してください [参照 4]。割り込みが有効化されているにもかかわらず、割り込みハンドラーがこの割り込みを監視していない場合、割り込みが処理されることがないため、システムがハングします。このリファレンスデザインでは、 12 の割り込みのうち 4 つのみ割り込みハンドラーによって処理されます。有効な割り込みを増やす場合、割り込みハンドラーも変更する必要があります。

図 25 に示すスニペットでは、 AXI Interrupt Controller (AXI_INTC_IPR [0]) から割り込みを受け取ります。はじめに、 IPISR への書き込みにより、 AXI2SEM 割り込みがクリアされます (AXI2SEM_INTR_IP_ISR [11])。次に、 AXI INTC IAR [0] への書き込みにより、 AXI INTC IPR [0] ビットがクリアされます。 SEM Ready 割り込みがクリアされた後、ログには 0x00000041 と表示されます。これは、その他の割り込み (Log FIFO Data Available およびステータス初期化) が発生しても、有効になっていないために AXI Interrupt Controller にアサートできないからです。次に、ソフトウェアアプリケーションによって割り込みハンドラーのステータスインジケーターがクリアされます (sem_intr_status [11] および axiintc_intr_status [0])。





ログ FIFO の読み出し

SEM Ready 割り込みが処理された後、 PS は次のステップでログ FIFO が空になるまで読み出しを続けます。

1. ログ FIFO のステータスレジスタのビット 0 を読み出します。

2. FIFO にデータが含まれる場合、ログデータレジスタのビット [7:0] を読み出します。

3. ログ FIFO が空になるまで、ステップ 1 および 2 を繰り返します。

エラーレジスタ

エラーレジスタを読み出して、初期化後にエラーが発生していないことを確認します。


図 25: AXI2SEM アプリケーション初期化ログ

X18120-120516





訂正可能エラーの挿入

次に、アプリケーションは PL コンフィギュレーションメモリに訂正可能なエラーを挿入します。次のステップに示すコマンドは、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 5] に示したコマンドに対応します。

I

N C000A098000

O

AXI2SEM は次のように動作します。

1. コマンドレジスタに 0x00000002 を書き込みます。これにより、 SEM コントローラーがアイドルステートに遷移します。

2. コマンドレジスタのビット 27 を読み出して、 wr_busy がセットされていないことを確認します。

3. コマンドベースレジスタ (CBR) に 0xC000A098 を書き込みます。


5. コマンド拡張レジスタ (CER) に 0x00000000 を書き込みます。


7. コマンドレジスタに 0x00000200 を書き込んで、 SEM コントローラーに挿入コマンドを送信します。


9. コマンドレジスタに 0x00000001 を書き込んで、 SEM コントローラーを監視ステートに遷移させます。

訂正割り込み

SEM コントローラーがエラーを検出すると、訂正割り込みが生成されます。この割り込みは、 SEM コントローラーが訂正ステートから遷移するたびに生成されます。エラーが訂正されたことを意味するものではありません。訂正不可能なエラーが訂正ステートから遷移した際も、この割り込みが生成されます。訂正可能なエラーが発生したかどうかを特定するには、ログ FIFO のデータを解析し、エラーレジスタを読み出します。

図 26 に示すスニペットでは、 AXI Interrupt Controller (AXI_INTC_IPR [0]) から割り込みを受け取ります。割り込みハンドラーが訂正ステート割り込みを検出すると、関連する IPISR ビットが書き込みによりクリアされます (AXI2SEM_INTR_IP_ISR [7])。次に、 AXI INTC IAR [0] への書き込みにより、 AXI INTC IPR [0] ビットがクリアされます。詳細は、『AXI Interrupt Controller (INTC) LogiCORE IP 製品ガイド』 (PG099) を参照してください [参照 4]。

割り込みがクリアされた後、ログには 0x00000041 と表示されます。これは、その他の割り込み (Log FIFO Data Available およびステータス初期化) が発生しても有効になっていないため、 AXI Interrupt Controller にアサートできないからです。次に、ソフトウェアアプリケーションによって割り込みハンドラーのステータスインジケーターがクリアされます (sem_intr_status [7] および axiintc_intr_status [0])。

訂正ステート割り込みが処理された後、 PS はログ FIFO が空になるまで読み出しを続けます。これには、「ログ FIFO の読み出し」に記載したステップが使用されます。

訂正レポート情報がログ FIFO から読み出された後、エラーレジスタが読み出されて、訂正可能なエラーがセットされたことが確認されます。訂正可能なエラービットは 1 を書き込むとクリアされます。実際のアプリケーションでは、このレジスタを使用して、エラーのタイプが訂正可能、訂正不可能、 ROM エラー、 CRC エラーのいずれであるかが特定されます。レジスタ内のビットに 1 を書き込むことでクリアできるのは、 ROM エラービットと訂正可能エラービットだけです。





訂正不可能エラーの挿入

次に、アプリケーションは PL コンフィギュレーションメモリに訂正不可能なエラーを挿入します。次のステップに示すコマンドは、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 5] に示したコマンドに対応します。

I

N C000A098000

N C000A098004

O


図 26: AXI2SEM アプリケーションの訂正可能エラーログ

X18121-120516





AXI2SEM は次のように動作します。

1. コマンドレジスタに 0x00000002 を書き込みます。これにより、 SEM コントローラーがアイドルステートに遷移します。














15. コマンドレジスタに 0x00000001 を書き込んで、 SEM コントローラーを監視ステートに遷移させます。

訂正不可能割り込み

SEM コントローラーがエラーを検出すると、訂正ステート割り込みが生成されます。この割り込みは、 SEM コントローラーが訂正ステートから遷移するたびに生成されます。エラーが訂正されたことを意味するものではありません。訂正不可能なエラーが訂正ステートから遷移した際も、この割り込みが生成されます。訂正不可能なエラーが発生したかどうかを特定するには、ログ FIFO のデータを解析し、エラーレジスタを読み出します。

図 27 に示すスニペットでは、 AXI Interrupt Controller (AXI_INTC_IPR [0]) から割り込みを受け取ります。割り込みハンドラーが訂正可能ステート割り込みを検出します。 IPISR への書き込みにより、訂正ステート割り込みがクリアされます (AXI2SEM_INTR_IP_ISR [7])。次に、訂正不可能なエラー割り込みが検出され、 IPISR への書き込みによりクリアされます (AXI2SEM_INTR_IP_ISR [8])。次に、 AXI INTC IAR [0] への書き込みにより、 AXI INTC IPR [0] ビットがクリアされます。詳細は、『AXI Interrupt Controller (INTC) LogiCORE IP 製品ガイド』 (PG099) [参照 4] を参照してください。

各割り込みがクリアされた後、ログには 0x00000041 と表示されます。これは、その他の割り込み (Log FIFO Data Available およびステータス初期化) が発生しても有効になっていないため、 AXI Interrupt Controller にアサートできないからです。

ソフトウェアアプリケーションによって訂正ステート割り込みのステータスインジケーターがクリアされた後 (sem_intr_status [7])、 0x00000100 が返されます。設定されたビットは、訂正不可能割り込みに対するステータスインジケーターです (sem_intr_status [8])。ソフトウェアアプリケーションによって訂正不可能割り込みのステータスインジケーターがクリアされた後、 0x00000000 が返されます。すべてのステータスインジケーターがクリアされました。

すべての割り込みステータスインジケーターがクリアされた後、 PS はログ FIFO が空になるまで読み出しを続けます。これには、「ログ FIFO の読み出し」に記載したステップが使用されます。

訂正不可能なレポート情報がログ FIFO から読み出された後、エラーレジスタが読み出されて、エラーが訂正不可能であったことが確認されます。アプリケーションから、デバイスのリコンフィギュレーションが要求されます。



デバッグ


デバッグ

図の接続がすべて図 2 と同じであることを確認してください。


図 27: AXI2SEM アプリケーションの訂正不可能エラーログ

X18122-120516



制限事項と検討事項



AXI2SEM

重要: このアプリケーションとすべての付属ファイルは、デモンストレーションのみを目的として提供されています。また、すべてのファイルは現状有姿で提供されています。リファレンスデザインは、ドロップインソリューションとしての使用を意図しているものではありません。新しいデザインにこのリファレンスデザインを統合する場合、統合後のソリューションが機能および信頼性の目標を満たしているかどうかを検証する必要があります。

XPM_FIFO

このリファレンスデザインで使用する XPM_FIFO は、現時点で Vivado Design Suite 2016.2 のベータリリースであり、その使用には制限があります。制限事項の詳細は、提供されているパッケージを参照してください (MPSoC_AXI2SEM/ip/xpm_fifo/limitations)。

次に示すサポート対象機能とサポート対象外機能について理解しておく必要があります。リストに含まれていない機能をサポート対象と見なすのではなく、質問や不明な点がある場合は FAE までお問い合わせください。

XPM_FIFO のサポート対象機能 (2016.2 xpm_fifo ベータリリース)

次に示す機能はサポートされています。

• ネイティブインターフェイス

• クロックドメイン (共通、個別)

• 読み出しモード (標準、 FWFT)

• 幅: 1 ～ 1024 (対称のみ)

• 深さ : 最大 8192 (2 のべき乗)

• FIFO 読み出しレイテンシ: 0、 1

° 値 0: FWFT のみに適用値 1: 標準読み出しモードのみに適用

• アンダーフロー /オーバーフロー

XPM_FIFO のサポート対象外機能 (2016.2 xpm_fifo ベータリリース)

次の機能はサポートされていません。

• 非対称データ幅

• ブロック RAM ECC

• DOUT リセット値

• プログラマブルなフル/エンプティフラグ

• データカウント

• フルを 1 にリセットするためのオプション

SEM コントローラー IP

最新情報は、『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187) [参照 5] を参照してください。次に注意してください。





• SEM コントローラーは、ブロックメモリ、分散メモリ、フリップフロップのソフトエラーに対しては動作しません。これらメモリリソースで発生したソフトエラーは、冗長性またはエラー検出/訂正コードなどの予防手段を用いてユーザーロジックで軽減策をとる必要があります。

• SEM コントローラーは、 FPGA シリコンに内蔵されたソフトエラー軽減機能を初期化および管理します。これをデザインに含める場合は、内蔵の検出機能を有効にするデザイン制約またはオプションは含めないでください。たとえば POST_CRC、 POST_CONFIG_CRC、またはこれらに関連する制約を設定しないでください。同様に、 GLUTMASK を変更するオプションは指定しないでください。

• ソフトウェアで計算した ECC および CRC 値はサポートされません。

• SEM コントローラーをインスタンシエートするデザインのシミュレーションがサポートされます。ただしシミュレーションではコントローラーの動作は観察できません。コントローラーを含むデザインのシミュレーションはコンパイルできますが、コントローラーは初期化ステートから遷移しません。コントローラーの動作はハードウェアで評価する必要があります。

• ビットストリームセキュリティ (暗号化と認証) の使用は、現時点ではコントローラーでサポートされていません。

• コントローラーは SelectMAP の persist をサポートしていません。

• 1 つの SEM コントローラーに対してサポートされている ICAP インスタンスは 1 つのみで、このインスタンスは物理的に最上位に置く必要があります。

UltraScale+ ES1 デバイスをターゲットとし、 GTH および GTY トランシーバーの DRP (ダイナミックリコンフィギュレーションポート ) をユーザーロジックまたは IP に接続した場合、 SEM コントローラー IP はサポートされません。

その他のバージョンのソフトウェアをターゲットとする場合

SEM IP

ZCU102 ボードは ZU9EG デバイスを使用します。リリース 2016.3 より前の Vivado に含まれる IP インテグレーターでは、このデバイスはカタログの SEM IP でサポートされません。MPSoC_SEM_ICAP_MBoot/ip ディレクトリに含まれる SEM UltraScale+ ファミリのパッケージ済みデザイン (sem_ultra_v3_1) は、リリース 2016.3 より前のデザインでのみ必要です。リリース 2016.3 以降では、 Vivado IP インテグレーターで直接 IP カタログを使用して SEM IP を生成できます。

ZCU102 ボードファイル

リリース 2016.4 以降の Vivado ツールには ZCU102 ボードファイルが付属します。これらのボードファイルはボードリビジョン 1.0 用です。リリース 2016.4 以降でボードリビジョン 1.0 以降をターゲットにする場合、ボードファイルをダウンロードする必要はありません。

次に該当する場合は、 Zynq UltraScale+ ZCU102 HeadStart ウェブサイトからボードファイルをダウンロードしてください。

• Vivado リリース 2016.4 を使用しており、ボードリビジョンが 1.0 よりも前 (Rev D など) の場合

• Vivado がリリース 2016.4 より前の場合

重要: ボードファイルは、使用している Vivado リリースとボードリビジョンに合ったものをダウンロードしてください。

XPM_FIFO

Vivado 2016.2 の XPM_FIFO はベータリリースです。このアプリケーションノート付属の ZIP ファイルに含まれ、XPM_FIFO マクロの構築に必要なテンプレートは、 Vivado 2016.2 のみで使用できます。 Vivado 2016.3 以降では、XPM_FIFO テンプレートが提供されています。 Vivado 2016.3 以降をターゲットにする場合、 axi2sem_cdc.vhd での XPM_FIFO のインスタンシエーションを更新する必要があります。これらのインスタンシエーションテンプレートについては、『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 6] を参照してください。




付録 A—AXI2SEM のレジスタ定義



レジスタ定義

表 4: AXI2SEM レジスタマップ

アドレス名前読み出し/書き込み

説明

0x0 SEM Ready レジスタ読み出し専用

SEM コントローラーが初期化されているかどうかを示します。初期化されている場合、アイドル (I)、監視 (O)、検出のみ (D) のうちのどのステートに初期化されたかを示すビットもセットされます。このレジスタがクリアされるのは、SEM ソフトリセットの発行時と、 icap_rel = 1 かつ icap_request = 0 にセットされている場合です。すべてのビットはアクティブ High です。

31:8 - 予約

7 - 初期化レポートで「ICAP OK」を受信6 - 初期化レポートで「RDBK OK」を受信5 - 初期化レポートで「INIT OK」を受信4 - アイドルステートへのブート3 - 監視ステートへのブート2 - 検出のみステートへのブート

1 - 初期化エラー。 1 秒以内に初期化が完了しませんでした。カウントは、 ICAP に対するアービトレーション (icap_release = 0、 icap_grant = 1、 icap_request = 1) 後、または init_check.vhd モジュールによるソフトリセットの検出後に開始されます。

0 - SEM コントローラーの初期化時に、 SEM Ready がアサートされました。このレジスタ内のその他すべてのビットは、 SEM コントローラーの初期化が失敗した場合のデバッグ目的で使用されます。

0x4 ICAP レジスタ読み出し /書き込み

ICAP アービトレーションインターフェイス信号。

31:3 - 予約

2 - icap_request1 - icap_grant0 - icap_release

0x8 ステータスレジスタ読み出し専用

SEM コントローラーの状態を示すステータス信号。

すべてのビットはアクティブ High です。

31:10 - 予約

9 - heartbeat_present – ハートビート信号が 1 秒以上検出されていない場合は 0、それ以外は 18 - status_initialization (SEM コントローラーより )7 - status_observation (SEM コントローラーより )6 - status_correction (SEM コントローラーより )5 - status_classification (SEM コントローラーより )4 - status_injection (SEM コントローラーより )3 - status_essential (SEM コントローラーより )2 - status_uncorrectable (SEM コントローラーより )1 - status_diagnostic_scan (SEM コントローラーより )0 - status_detect_only (SEM コントローラーより )





0xC 予約読み出し専用

31:0 - 予約

0x10 コマンドレジスタ読み出し /書き込み

SEM コマンド (クエリ、挿入、変換、外部メモリ、 PEEK、ソフトリセット、診断スキャン、検出のみ、ステータス、アイドル、監視) の設定に使用します。また、コマンド FIFO ステータスと書き込みビジーステータスを含みます。

一度にセットできるのは 1 つのコマンドビットのみです。このレジスタへの書き込みにより、 SEM へのコマンドトランザクションが開始されます。

すべてのステータスビットはアクティブ High です。

31 - rd_rst_busy (読み出し専用) ステータス (コマンド FIFO より )30 - wr_rst_busy (読み出し専用) ステータス (コマンド FIFO より )29 - overflow (読み出し専用) ステータス (コマンド FIFO より )28 - full (読み出し専用) ステータス (コマンド FIFO より )27 - wr_busy (読み出し専用) - このレジスタが書き込まれてから、最後の文字がコマンド FIFO に書き込まれるまでの間、 High を保持

26:11 - 予約

10 - クエリコマンド9 - 挿入コマンド8 - 変換コマンド7 - 外部メモリコマンド6 - PEEK コマンド5 - ソフトリセットコマンド4 - 診断スキャンコマンド3 - 検出のみコマンド2 - ステータスコマンド1 - アイドルコマンド0 - 監視コマンド

表 4: AXI2SEM レジスタマップ (続き)


説明





0x14 コマンドベースレジスタ (CBR)

読み出し /書き込み

ソフトリセット、 PEEK、外部メモリ、変換、挿入、クエリの各コマンドに対して、最初の 8 ～ 32 ビットを格納するために使用します。コマンドレジスタを書き込む前に、このレジスタを書き込む必要があります。挿入、変換、クエリの各コマンドに対して、残りの 12 ビットを格納するには、このレジスタとコマンド拡張レジスタを組み合わせて使用する必要があります。次の例を参照してください。

ソフトリセット -

例 'R 04' 0 = CBR(31:28)

4 = CBR(27:24)

PEEK -

例 'P 0C' 0 = CBR(31:28)

C = CBR(27:24)

外部メモリ -

例 'X 01234567' 0 = CBR(31:28)

1 = CBR(27:24)

2 = CBR(23:20)

3 = CBR(19:16)

4 = CBR(15:12)

5 = CBR(11:8)

6 = CBR(7:4)

7 = CBR(3:0)

挿入 -

例 'I 0123456789A' 0 = CBR(31:28)

1 = CBR(27:24)

2 = CBR(23:20)

3 = CBR(19:16)

4 = CBR(15:12)

5 = CBR(11:8)

6 = CBR(7:4)

7 = CBR(3:0)

次のコマンドビットにはコマンド拡張レジスタ (CER) を使用する必要があります。

変換 -

例 'T 0123456789A' 0 = CBR(31:28)

1 = CBR(27:24)

2 = CBR(23:20)

3 = CBR(19:16)

4 = CBR(15:12)

5 = CBR(11:8)

6 = CBR(7:4)

7 = CBR(3:0)




説明





0x14

(続き )

コマンドベースレジスタ (CBR)


クエリ -

例 'Q 0123456789A' 0 = CBR(31:28)

1 = CBR(27:24)

2 = CBR(23:20)

3 = CBR(19:16)

4 = CBR(15:12)

5 = CBR(11:8)

6 = CBR(7:4)

7 = CBR(3:0)


0x18 コマンド拡張レジスタ (CER)


変換、挿入、クエリの各コマンドに対して、最後の 12 ビットを格納するために使用します。コマンドレジスタを書き込む前に、このレジスタを書き込む必要があります。このレジスタは、各コマンドの最初の 32 ビットを格納したコマンドベースレジスタと組み合わせて使用する必要があります。

31:20 - 変換、挿入、クエリの各コマンドの残りのビット

19:0 - 予約

次の例を参照してください。

挿入 -

例 'I 0123456789A' 8 = CBR(31:28)

9 = CBR(27:24)

A = CBR(23:20)

変換 -

例 'T 0123456789A' 8 = CBR(31:28)

9 = CBR(27:24)

A = CBR(23:20)

クエリ -

例 'Q 0123456789A' 8 = CBR(31:28)

9 = CBR(27:24)

A = CBR(23:20)

19:0 - 予約

0x1C 予約読み出し専用

31:0 - 予約

0x20 ログ FIFO ステータス

読み出し専用

ログ FIFO のステータスを示します。すべてのビットはアクティブ High です。

31:7 - 予約

6 - エンプティ5 - アンダーフロー4 - フル3 - オーバーフロー2 - FIFO 書き込み Not Ready1 - FIFO 読み出し Not Ready0 - データ使用可能



説明





0x24 ログ FIFO データ読み出し専用

SEM から受け取った ASCII データ。このレジスタからの 1 回の読み出しで、1 バイトの ASCII データが提供されます。

31:8 - 予約

7:0 - ASCII データ

0x28 予約読み出し専用

31:0 - 予約

0x2C 予約読み出し専用

31:0 - 予約

0x30 エラーレジスタ読み出し /書き込み

読み出し専用

ROM、 ECC 訂正可能、 CRC、訂正不可能 ECC のうち 1 つ以上のエラーが発生したことを示します。ビットに 1 を書き込むことでクリアできるのは、 ROM エラービットと訂正可能エラービットのみです。 CRC エラーおよび訂正不可能 ECC エラーのビットはクリアできません。これらのビットをクリアするには、FPGA のリコンフィギュレーションが必要です。

31:4 - 予約

3 - ROM エラーの検出 2 - ECC 訂正可能エラーの検出 1 - CRC エラーの検出 0 - ECC 訂正不可能エラーの検出

0x3C ～ 0x7F 予約読み出し専用

31:0 - 予約

0x100 デバイス割り込みステータスレジスタ


使用しません。用途の詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) を参照してください [参照 2]。

0x104 デバイス割り込み保留レジスタ

読み出し専用


0x108 デバイス割り込みイネーブルレジスタ



0x118 デバイス割り込み ID レジスタ

読み出し専用


0x11C グローバル割り込みイネーブル





説明





0x120 IP 割り込みステータスレジスタ (IPISR)


このレジスタ内の各ビットは割り込みビットを示します。使用しません。用途の詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) [参照 2] を参照してください。

1 = 保留中の割り込みあり

0 = 保留中の割り込みなし

31–12 - 予約

11 - SEM Ready

10 - CRC エラーの検出

9 - ROM エラーの検出

8 - ステータス訂正不可能

7 - ステータス訂正可能

6 - ステータス初期化

5 - 初期化エラー

4 - ハートビートタイムアウト

3 - ログ FIFO オーバーフロー

2 - ログ FIFO フル

1 - ログ FIFO アンダーフロー

0 - ログ FIFO データ使用可能

0x128 IP 割り込みイネーブルレジスタ (IPIER)


レジスタ内の各ビットが割り込みを有効化またはマスクします。使用しません。用途の詳細は、『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166) [参照 2] を参照してください。

1 = 割り込みイネーブル

0 = 割り込みマスク

31–12 - 予約

11 - SEM Ready

10 - CRC エラーの検出

9 - ROM エラーの検出

8 - ステータス訂正不可能

7 - ステータス訂正可能

6 - ステータス初期化

5 - 初期化エラー

4 - ハートビートタイムアウト

3 - ログ FIFO オーバーフロー

2 - ログ FIFO フル

1 - ログ FIFO アンダーフロー

0 - ログ FIFO データ使用可能



説明



参考資料


参考資料

推奨: このアプリケーションノートの開発には Vivado Design Suite 2016.2 を使用しています。『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 7] と『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087) [参照 8] もバージョン 2016.2 を参照することを推奨します。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『Zynq UltraScale+ デバイスへの LogiCORE SEM IP の統合』 (XAPP1298: 英語版、日本語版)

2. 『Vivado Design Suite 用 LogiCORE IP Interrupt Control 製品ガイド』 (PG166)

3. 『AXI4-Lite IPIF LogiCORE IP 製品ガイド』 (PG155)

4. 『AXI Interrupt Controller (INTC) LogiCORE IP 製品ガイド』 (PG099)

5. 『UltraScale Architecture Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG187: 英語版、日本語版)

6. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

7. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085: 英語版、日本語版)

8. 『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087)

9. 『Silicon Labs CP210x USB-to-UART インストールガイド』 (UG1033)

10. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

11. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898: 英語版、日本語版)

12. 『プロセッサシステムリセットモジュール LogiCORE IP 製品ガイド』 (PG164)

13. 『AXI Interconnect LogiCORE IP 製品ガイド』 (PG059)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン変更内容

2017 年 2 月 10 日 1.0 初版

2017 年 2 月 13 日 1.0.1 誤植を訂正。

2017 年 2 月 27 日 1.0.2 「参考資料」に XAPP1298 を追加。誤植を訂正。


https://www.xilinx.com/cgi-bin/docs/ipdoc?c=interrupt_control;v=latest;d=pg166-interrupt-control.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_lite_ipif;v=latest;d=pg155-axi-lite-ipif.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_intc;v=latest;d=pg099-axi-intc.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem_ultra;v=latest;d=pg187-ultrascale-sem.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem_ultra;v=latest;d=j_pg187-ultrascale-sem.pdf

https://japan.xilinx.com/html_docs/registers/ug1087/ug1087-zynq-ultrascale-registers.html

https://japan.xilinx.com/support/documentation/boards_and_kits/install/ug1033-cp210x-usb-uart-install.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1298-integrating-sem-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1298-integrating-sem-ip.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=proc_sys_reset;v=latest;d=pg164-proc-sys-reset.pdf

https://www.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug898-vivado-embedded-design.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug898-vivado-embedded-design.pdf


法的通知


法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開

示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される

法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリ

ンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用

を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の

場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結

果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を

含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性につい

て助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情

報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社

は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うことと

なるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿

または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、

または、フェイルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような

重大なアプリケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機

能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前

に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクは

すべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2017 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含まれるその

他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 ARM は、 ARM の欧州連合その他の国における登録

商標です。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの右下

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に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。


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