GaNパワーデバイスの理論的な性能限界Si, SiCとの比較

平成２３年３月１０日

産業技術総合研究所先進パワーエレクトロニクス研究センター

ＧａＮパワーデバイスチーム清水三聡

研究開始当初の考え

（１）オン抵抗が１／１０００になる。２００~３００ Ａ／ｃｍ２ 流せる。（２）高温／高速動作が可能。スイッチングデバイスは、ＳｉＣで全て解決する。

GaN、SiCの損失の理論限界を解析する必要性

１．ＳｉＣ：プロセス関係ＭＯＳの抵抗基板の抵抗

⇒ 応用範囲が限定

２．理論的な限界（ア）キャリア密度が大

（１００倍）⇒ 容量の問題（オン、オフ時の損失）（イ）Si-IGBT、

Si-Super Junctionの性能向上が顕著

10-2

10-1

100

101

102

101 102 103 104

Spec

ific

On-

Res

ista

nce

(m c

m2 )

Blocking Voltage (V)

□ Si MOSFET■ 4H-SiC MOSFET◆ 4H-SiC JFET/SIT● GaN HFET○ GsN MISHFET

Si Unipolar Limit

GaN Unipolar Limit4H-SiC Unipolar Limit

GaN lateral FET

4H-SiC lateral FET

Diamond lateral FET

Limit by ch

=20cm 2/Vs

Limit by ch

=200cm 2/Vs

SiC IGBTSiC GTO

Si IGBT現

状

ＳｉSiC

GaN

３．実回路での効果実際にはトランジスタ以外の要因の効果が大きい（ア）ショットキダイオードの効果が絶大。

（イ）製品ではトータル性能。・ Ｌ，Ｃの損失が大・ 価格

研究を進めるにつれ、

Ｓｉ、ＳｉＣ，ＧaＮデバイスの損失をどこまで下げられるか、計算する。

時間

電圧 Vs

スイッチング素子の損失とは

電流 Is時間

２．パワースイッチング素子の損失： スイッチング損失と、導通損失の二種類がある。

抵抗に比例した損失（導通損失）電圧と電流が共にゼロではない。

（スイッチング損失） Vs Is dｔEsw =

１．パワースイッチング素子の役割

負荷＋

－

Vcc

スイッチング素子の等価回路

容量

電流

素子は ON

素子の損失は導通損失とスイッチング損失の和

損失の理論的限界値を求める上での仮定

（２）理論限界を求めるための仮定ＭＯＳ，基板、耐圧構造、発熱の影響を無視

⇒ 理論限界での比較

（１）損失の限界値を調べる。どこまで下げられるかから、開発の方針に役立てる。

ドレイン

ソースゲート

ソース

電界

n

np

基板

ドリフト長

ＭＯＳの抵抗はゼロ

基板の抵抗はゼロ

発熱の影響はゼロ移動度の低下など無視

耐圧構造は理想的素子の損失は、

１．ドリフト領域での抵抗（導通損失）２．ドリフト領域の空乏化（スイッチング損失）３．電極間の静電容量（ＳＪ，ＨＥＭＴの場合）のみで決まる。

損失の計算方法の概要

（２）計算方法の概略

（１）素子の損失は、導通損失 ＋ スイッチング損失

ドレイン

ソースゲート

ソース n

np

基板

ドリフト長

・与えられた電流量、周波数、耐圧 に対して、通常のMOSFET，Superjunction形MOSFET、GaN-HEMTを比較する。（Ｓｉ，ＳｉＣ，ＧａＮの材料を比較）

・損失は、素子面積、ドーピング濃度などに依存する素子面積などを最適化して、損失の最小値を比較する。

P = R Irms2 + f Esw

導通損失：素子面積が大 ⇒ 小さくなる電流量が大 ⇒ 大きくなる

スイッチング損失素子面積が大 ⇒ 大きくなる周波数が高 ⇒ 大きくなる

⇒ これ以下には出来ない、理論的な損失限界が求められる。

縦型素子、ＳＪ型素子、ＨＥＭＴのモデル縦型トランジスタ Super Junction 型

トランジスタ

D

G

S

n+

n

n+p+

T

W L

EcE-field

アスペクト比A=T/d

D

G

S

n+

n+p+

W L

EcE-field

d d

p pEx

Ey EcG

2-DEG

W

L

EcE-field

thin p-layer

Ex

Ey

Ec

T

HEMTHEMT構造構造（（Super JunctionSuper Junction型を想定）型を想定）

ドリフト層の抵抗と、容量（空乏化、電極）のみ考慮 ⇒ シンプルなモデルになる

ドリフト層空乏化の容量 ｐ層とｎ層の空乏化の容量電極間の容量

ｐ層とｎ層の空乏化の容量電極間の容量（薄いので、端の効果あり）

n n

Si, SiC のMOS – FETモデル

D

G

S

n+

n

n+

p+

T

W L

Ec

E-field

従来構造のMOSFETの計算方法

P = R Irms2 + f Esw

dP/dS = 0の条件などで最適化し損失の理論限界 Pminを得る。

R, Esw : 素子面積 S , やドーピング濃度 nの関数

C V dVEsw =

R : 素子抵抗（ドリフト領域のみ考慮、ドリフト領域のドーピング濃度に依存。）

損失 P ＝ 導通損失 ＋ スイッチング損失

与えられた電流 Irms と周波数 f 、耐圧VBに対し、素子構造を最適化し理論限界の損失 Pminを得る。

Esw : スイッチング損失（オン時のみ）

ただし、 Irmsは電流（RMS）、f はスイッチング周波数

VB : 絶縁破壊耐圧ゲート近辺での電界強度が、絶縁破壊電界Eｃになる時、絶縁破壊がおきるとする。

0

VB

Pmin=μ0.5 Ec

2.31 f 0.5 Irms VB1.5

Si、SiC、GaNの材料に対して計算する。

Si, SiC Super Junction FET

(SJ-FET) モデル

A=T/dアスペクト比

D

GS

W L

E-field

dp

Ex

Ey Ec

スーパージャンクション構造を有するSJ-MOSFETの計算方法（１）

T

ステップ１：ｎ層とｐ層間で空乏化。Eｘ が生じる。

D

S

D

S

D

S

ドリフト領域の空乏化が, 従来型のMOSFETと異なる。

ステップ２：ｎ層とｐ層のが完全に空乏化。ソース、ドレイ間で電界 Ey が発生。

ステップ３：Ex とEyの合成が、Ecになる時、素子の絶縁破壊。その時が VB 。

Ex Ex Ex

EyEy Ec

p np npn

各々のステップに応じて、スイッチング損失(素子の容量）を計算。

n

Si, SiC Super Junction FET

(SJ-FET) モデル

A=T/dアスペクト比

D

GS

W L

E-field

d

pEx

Ey Ec

スーパージャンクション構造を有するSJ-MOSFETの計算方法（２）

T

P = R Irms2 + f Esw

スイッチング素子の損失は、導通損失とスイッチング損失の和

SJ-MOSFETの限界損失（最低損失）の求め方

与えられた電流 Irms と周波数 f 、耐圧VB、及び、アスペクト比 A に対し、素子構造を最適化し理論限界の損失 Pminを得る。

dP/dS = 0の条件などで最適化し損失の理論限界 Pminを得る。

R, Esw : 素子面積 S , やドーピング濃度 n ,ドリフト領域の長さ T , 膜厚 d の関数

Pmin=μ0.5 Ec

2.22 f 0.5 Irms VB1.5

Si、SiC の材料に対して計算する。

A 0.5

赤字の部分だけが従来構造と異なる。

n

AlGaN/GaN HEMTAlGaN/GaN HEMTモデルモデル

2-DEG

W

L

EcE-field

thin p-layer

ExEyEc

T

A=T / Ｌアスペクト比

AlGaN/GaN HEMT構造の損失の計算方法

HEMT構造の限界損失（最低損失）の求め方は、SJ-MOSFETの場合とほぼ同じ。（電極間の容量以外）

ステップ１：ｎ層とｐ層の間で、空乏化。Eｘ が生じる。

２次元電子ガス：２次元ホールガス、ｐ型層と組み合わせればSuper junction構造が可能

アスペクト比は、A=T/L

ステップ２：ｎ層とｐ層のが、空乏化した後に、ソース、ドレイン間の向きに、電界 Ey が発生。

ステップ３：Ex とEy の合成した電界が、Ecになる時、絶縁破壊。その時の素子電圧が VB 。ＳＪ-MOSでは、ソースとドレインが

二枚の並行平板のコンデンサー。しかし、HEMTでは、リボン状の電極。容量の計算方法が異なる。

2-DEG

thin p-layer

Ex

DS

Ex

DS

ExEyEc

DS

Ey

AlGaN/GaN HEMTAlGaN/GaN HEMT モデルモデル

2-DEG

W

L

EcE-field

thin p-layer

T

A=T / Ｌアスペクト比

AlGaN/GaN HEMT構造の損失の計算方法

dP/dS = 0の条件などで最適化し損失の理論限界 Pminを得る。

R, Esw : 素子面積 S , やシートキャリア密度 n ,ドリフト領域の長さ T ,2-DEG層とｐ層の距離 L の関数

Pmin=μ0.5 Ec

K f 0.5 Irms VB1.5

AlGaN/GaN HEMTで計算。

K＞1.8、Aが大きいと、1.8に近づく。

ExEyEc

HEMTでは電極があり定義が困難

構造因子 材料因子 回路因子

従来型

SJ

従来型

SJ従来型

SJ発熱密度

H

損失の因子素子構造

損失限界Pmin

素子面積S

2.31

cE0.51 1.50.5

BrmsVIf

3.4620.5

1cE 0.5

0.5

fVI Brms

0.667cE BfV

/2.34 A

0.5/2.22 A

0.951

HEMT

0.5

K > 1.8Aに依存

PmatPstr Pcir

スイッチング素子の全損失の計算結果スイッチング素子の全損失の計算結果

cirmatstr PPPPmin

各スイッチング素子の損失は、構造、材料、回路に依存する項の積になる

Pmin=μ0.5 Ec

2.31 f 0.5 Irms VB1.5

Pmin=μ0.5 Ec

2.22 f 0.5 IrmsVB1.5

A 0.5Pmin=

μ0.5 Ec

K f 0.5 Irms VB1.5

K＞1.8、Aが大きいと、1.8に近づく。

従来型のMOSFET SJ-MOSFET AlGaN/GaN HEMT

素子面積や、発熱密度も同様に構造、材料、回路に依存する項の積に表せる。

周波数や電流の影響は同じ。よって、各デバイスの損失の相対的な比は同じ。→ Si-MOSFETとの比で比較

0.01

0.1

1

10 100 1000 104

Nor

mal

ized

Los

s

Breakdown Voltage (V)

アスペクト比Aが２０（現状論文レベル）

Si, SiC, GaNデバイス理論限界の比較

Ｓｉ－ＳＪ－ＭＯＳＦＥＴに対して（１）ＳｉＣのMOSFETは損失で１／２（２）ＧａＮのＨＥＭＴは、１／５

AlGaN/GaN HEMTAlGaN/GaN HEMT

損失（規格化してある）

素子耐圧 （Ｖ）

Si MOSFETSi MOSFETの損失をの損失を １１ とする。とする。

Si SJ Si SJ --MOSFETMOSFET

SiC SJ SiC SJ --MOSFETMOSFET

SiC MOSFETSiC MOSFET

A=5 10

20

A=5

1020

５倍

２倍２倍

２μｍピッチ

１１μμｍピッチｍピッチ

・Ｓ-IGBTとの比較は、今後の課題。・ＧａＮの単結晶を用いたＭＯＳＦＥＴはＳＩＣと同程度

・同じスイッチング周波数、電流量で、Ｓｉ－ＭＯＳＦＥＴと比較。

10-2

10-1

100

Dev

ice

area

A

SJ-Si

CO-SiC

CO-GaN

a= 510

160804020

(b)

規格化した素子面積

素子耐圧 VB（V）10 100 1k 10k

素子面積の比較

Si、SiC、GaNの従来型MOSFETと、SiのＳＪ-MOSFETの素子の大きさの比較

従来型-Si-MOSFETを１とする。

cool-MOSFET Si

素子面積はSi-MOSFETの大きさで規格化してある。

最適化した素子の面積は、周波数、電流に依存するが、各々の比は一定になる。

SiCの従来型の素子は、Siの従来型に比較して１／１００、Si-cool-MOSに比較して１／１０。

ＡｌＧａＮ／ＧａＮ ＨＥＭＴは、除外してある。

100

101

Hea

t den

sity

H

Applied voltage VD (V)

SJ-Si

CO-SiC

CO-GaN (c)

10 100 1k 10k

発熱密度の比較規格化発熱密度

10 100 1k 10k

従来型-Si-MOSFETを１とする。

素子耐圧 VB（V）

10

1

パワースイッチング素子の発熱密度の比較

発熱密度は、１０倍になる。理由：単位面積当たりの抵抗は、１／１０００。単位面積当たりのスイッチング損失は、１０倍。

⇒ 面積を１／１００にすることにより、素子の抵抗は、１／１０素子のスイッチング損失は、１／１０

とすると、発熱密度は、面積が１／１００、損失が１／１０、なので、１０倍になる。

・発熱密度が高いのは、SiC,GaN-MOSFETや、ＩＧＢＴや、ＳＪなどの高性能な素子の特徴・ＡｌＧａＮ／ＧａＮ HEMTは、横形素子のため、発熱の影響を避けられる可能性あり。

まとめ

１） ドリフト領域での損失のみ考慮した理論的なモデルを導入し、損失の形式化を行った。

２） 理論的な限界は、Ｓｉ－ＳＪ－ＭＯＳＦＥＴ（アスペクト比２０）に比較し、・ＳＩＣ－ＭＯＳＦＥＴは１／２程度・ＧａＮ－ＨＥＭＴは、１／５程度に損失を下げられる。

３） ＩＧＢＴは今後の課題

Siの理論限界SiCの理論限界GaNの理論限界

ユニポーラでのユニポーラでの

10-6

10-5

0.0001

0.001

0.01

10 100 1000 104

Switc

hing

loss

(J)

Breakdown Voltage (V)

GaN FET

Si FET

SiC FET

スイッチング時の損失と耐圧の関係

単位面積当たりのスイッチング損失は、ＳｉＣ，GaNの縦型デバイスが１０倍大きい。

（キャリア密度が約１００倍の為）

特性オン抵抗と素子耐圧の関係

オン抵抗とスイッチング損失は面積に依存。面積で最適化し比較する。

SiC,GaNのパワースイッチング素子は、本当はSiの素子に対してどのくらいの差があるのか？

ＳＪ-ＭＯＳアスペクト比

mΩｃｍ２

0.01

0.1

1

10

100

10 100 1000 10000

特性オン抵抗

耐圧 ＶＢ（Ｖ）

SiCデバイス

GaNデバイス

Siデバイス

204080

SiCなどの縦型デバイスは非常に良い性能単位面積での

スイッチング損失（J)

Siデバイス

GaNデバイス

SiC

単位面積あたりでの、抵抗とスイッチイング損失の比較

注意：ＩＧＢＴ、AlGaNGaN HEMTは示していない。

絶縁破壊電界Eｃが高い材料の特徴（SiC、GaNの特徴）

１．スイッチング素子の説明：スイッチング素子は、電流を止めると、ソースドレイン間（ドリフト領域）の電子（キャリア）が空乏化する。

n p n

電子の空乏化によりプラス電荷が発生

＋電荷

電界が発生する電界強度

ドレイン（D)

ゲート端

ゲート（G)ソース（S)

この面積が素子に加わっている電圧（止めている電圧）

Ec電圧が高くなると空乏化が広がる。ゲート端の電界が材料の絶縁破壊電界強度Ecに達すると、流れ出す。（素子の絶縁破壊）

電界の傾きは、電子の密度に比例する

絶縁破壊電界Eｃが高い材料の特徴（SiC、GaNの特徴）

２．絶縁破壊強度Ecが低い材料（Si）と、高い材料（SiC,GaN）の比較

n pn＋電荷

Ec

D

ゲート端

GS

n p

n

Ec

DGS

ゲート端

面積が等しい条件で比較（耐圧が等しいという条件）

電界強度の傾きは、電子（キャリア）の密度に比例

Ecが10倍 電界強度の傾き100倍⇒ ⇒キャリア密度100倍

図ではEcの差を小さめに書いてある。

(1)単位面積あたり導通損失（素子抵抗）：キャリア密度に比例し、ドリフト領域長に反比例する。Eｃが１０倍になると、キャリア密度100倍、ドリフト領域長1/10、よって、抵抗は1/1000になる。

(2)単位面積あたりのスイッチング損失：素子が空乏化したときに排出されるキャリアの総数に比例総数： （ドリフト領域長：1/10）×（キャリア密度：100倍） なので、10倍になる。

ドリフト領域長 ドリフト領域長

Ecが低いSi の場合 Ecが高いSiC、GaN の場合

電界強度電界強度