定制化soc（asic）...测试设计 os移植启动开发程式驱动器开发应用程式开发...

定制化SoC（ASIC）

１

２

３

４

５

６

定制化SoC解决方案

开发支持服务（DesignExpress™）

子系统提供服务

IP宏提供服务

设计技术

制造技术·封装

1

8

16

25

32

39

C O N T E N T S

Socionext利用系统LSI解决方案致力提升客户产品的价值。

本公司在消费、工业、汽车不同领域，提供面向核心用途的AS S P

（Application Specific Standard Product）系列产品，并为客户开发

定制化SoC。

在定制化SoC开发中，无论以本公司固有ASSP资产为基础的开发方案还

是完全定制化的开发方案，我们都能够灵活处理以满足客户对性能、功率和

小型化等不同要求。

Custom SoC

1

高性能处理器技术

高速模拟技术

（SerDes/ADC/DAC）

大规模高速LSI设计技术

低功耗CMOSRF设计技术

高性能封装技术

低功耗LSI设计技术

高圧縮·低延迟编解码器

高画质高音质技术

2D/3D图形显示器内核

图像处理器

VR/AR图像识别

Socionext的ASSP产品·核心技术客户产品

车载用电子设备

原创SoC


客户想法

移动通信设备

OA网络设备

工业娱乐设备

数码AV设备


定制化SoC通过整合功能零部件来实现小型化、降低功耗以及降低成本，并且能够通过将市场未出现的价值（功能）融入SoC来

实现客户产品的差异化。本公司拥有丰富的IP和子系统，运用支持开发的设计服务及先进的SoC设计技术将SoC最佳化至客户

的要求规格，为客户提供高品质且最佳化的定制化SoC。

能够创造新价值的系统LSI解决方案

Custom SoC


2

高性能处理器技术

高速模拟技术

（SerDes/ADC/DAC）

大规模高速LSI设计技术

低功耗CMOSRF设计技术

高性能封装技术

低功耗LSI设计技术

高圧縮·低延迟编解码器

高画质高音质技术

2D/3D图形显示器内核

图像处理器

VR/AR图像识别

Socionext的ASSP产品·核心技术客户产品

车载用电子设备

原创SoC


客户想法

移动通信设备

OA网络设备

工业娱乐设备

数码AV设备

以在市场上有卓越往绩的ASSP为基础进行开发定制化SoC,其优点不单是使CPU的周边设计和子系统设计变得容易，加上已备

相关软件，所以开发和评估也变得容易。

以现有产品为基础进行开发的解决方案

本公司面向各种用途的ASSP产品功能IP提取与用户逻辑连接基于ASSP的定制化SoC

8K/4K/2K TV2K-4K/8K转换器监控摄像头数码相机移动相机AV编解码器通用处理器AI处理器

Arm周辺参考样本USB、SD、GMAC、DDRC等标准I/F

提取功能IP应用程序

IP应用程序

IP客户

逻辑电路客户

逻辑电路

标准IP标准IP

Custom SoC

3

基于ASSP开发的优点以本公司ASSP产品为基础进行定制化SoC开发的案例中，由于缩短了SoC开发相关的硬件设计所需时间，和软件的预先开发，与传统

设计方法相比较可提早约6个月将商品推出市场。

・样品SoC取得：可提前6个月

・软件预先开发：可提前8个月

・产品出货时间：可提前6个月

基于ASSP开发的案例ASSP的开发方法。

①从ASSP提取所需的功能IP

从ASSP中分割出客户所需产品功能。

②连接基础平台和应用程序IP

从基础平台上删除不需要的IP和I/F，与应用程序IP进行连接。

规格设计｜逻辑设计逻辑验证｜ES制造

规格设计软件开发

规格｜逻辑设计·验证｜ES制造

规格｜预先评估·开发软件开发

ES获取时间提前6个月ES获取时间提前6个月

CPU周边的设计·验证降低费用/缩短周期CPU周边的设计·验证降低费用/缩短周期

HW

HW

SW

SW

全定制化开发

ASSP基础开发

软件预先开发提前8个月软件预先开发提前8个月

CPU and Memory IF Block

I2S

MIPI

MIPIMultimedia Engine

PCIe

USBHost

SDIO

High Speed IO

Media Processing Block

System Control Block

CCI （Cache Coherent Interconnect）

Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Mali™-T624

L2 Cache

LCDC

DDRSystemCTRL

GPIO

I2CUART

SPI eMMC

NOR

GbE

NAND

USBDevice

削减


I2S

MIPI


PCIe

USBHost

SDIO

High Speed IO




Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Mali™-T624

L2 Cache

LCDC

DDRSystemCTRL

GPIO

I2CUART

SPI eMMC

NOR

GbE

NAND

USBDevice

应用程序IP

本公司ASSP产品

8K/4K/2K TV

2K-4K/8K转换器

监控摄像头

数码相机

移动相机

AV编解码器

通用处理器

AI处理器

应用程序所需功能提取

应用程序IP

Custom SoC


4

③添加客户产品的差异化功能

添加体现客户产品特点的差异化电路，以此来构建新的SoC。

④功能・性能・功耗　评估・验证

功能・性能・功耗评估方面本公司使用专用硬件模拟器，速度是HDL仿真的1000倍。

软件开发环境方面，提供FPGA板和CPU板等原型环境，以此客户就可以在SoC制造前预先软件开发。

⑤印刷电路板（PCB）协调设计

由于PCB搭载的高速元件（DDR、PCIe、USB等）和SoC之间的连接，容易引起磁噪声、串扰、时钟抖动等问题，本公司可以制作PCB

原型并进行解析、以及提供解决方案。

以这种方式可以降低PCB样本的改版风险，可降低PCB设计与制造成本。

全定制化开发这是针对客户系统的最优化的SoC设计方式。在复杂的SoC开发中，通过提供系统配置方案、子系统和各种IP、CPU周边的优化设计、

硬件仿真器和FPGA原型样本进行系统验证支持，来支援客户的定制化SoC开发。同时针对客户软件开发，本公司还提供器件驱动的委

托开发服务。


I2S

MIPI


PCIe

USBHost

SDIO

High Speed IO




Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Mali™-T624

L2 Cache

LCDC

DDRSystemCTRL

GPIO

I2CUART

SPI eMMC

NOR

GbE

NAND

USBDevice

应用程序IP

客户产品差异化功能

New SoC


I2S

MIPI


PCIe

USBHost

SDIO

High Speed IO




Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Cortex™-A15

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

Arm®

Cortex™-A7

Arm® Neon™

L1 Cache

L2 Cache

Arm®

Mali™-T624

L2 Cache

LCDC

DDRSystemCTRL

GPIO

I2CUART

SPI eMMC

NOR

GbE

NAND

USBDevice

应用程序IP

客户产品差异化功能

New SoC

硬件仿真器

软件的预先开发·搭载到FPGA板·搭载Linux BSP

功能·性能·功耗的评估·搭载到硬件仿真器上

Re�ection

Cross TalkSSO Clock

Jitter

EMS

EMIEMI

EMS

SSO

Re�ection

Cross TalkClockJitter

SI PI

EMC

Custom SoC

5

系统级别设计

课题设定

所需规格制定

开发策划

系统规格制定

系统级别设计

功能验证

逻辑综合

验证

设计计划测试电路嵌入

原型母版制作

FPGA拟合

母板选择/新开发

FPGA原型

与客户共用界面 Contents标准设计开发流程

顾问服务客户负责部分 Socionext负责部分开发支持服务子系统提供 IP提供设计技术

软件设计开发流程

规格制定

测试设计

OS移植启动开发程式驱动器开发

应用程式开发

PCB

规格制定

PCB原型

PCB设计

制作配备ES的评估板

评估配备ES的评估板

测试类型生成

门仿真

布局

偏差时序分析

串扰噪声分析物理验证

电源网分析功耗分析

样本出货

量产出货

光刻验证

算法设计

C重写

高位综合 RTL设计

前端设计

后端设计

DFT

签核

SoC

逻辑设计服务

▼

▼

▼

P.11

高位综合支持服务

▼

▼

▼

P.10

高速逻辑验证服务

▼

▼

▼

P.12

虚拟环境构建服务

▼

▼

▼

P.09

提出构想

客

　户

策

　划

规

　格

逻辑设计

逻辑综合

物理设计

验

　证

制造·测试·出货

策

　划

规

　格

逻辑设计

逻辑综合

物理设计

验

　证


客

　户

Socionext S

ocionext

客

　户

Socionext

软件开发服务

▼

▼

▼

P.15

原型母板开发服务

▼

▼

▼

P.13

LPB

协调设计支持服务

▼

▼

▼

P.14

UPF

·CPF

▼

▼

▼

P.34

顾问服务

低功耗技术

▼

▼

▼

P.33

前端设计套件提供

▼

▼

▼

P.32

ASSP

设计资产提供

子系统提供

▼

▼

▼

P.16

IP

提供

▼

▼

▼

P.25

LPB

协调设计

▼

▼

▼

P.37

模式·

角优化

▼

▼

▼

P.36

物理考虑综合

▼

▼

▼

P.36

电源·

串扰分析

▼

▼

▼

P.36

制造技术·

封装

▼

▼

▼

P.39

封装

封装选择

封装原型

封装设计

设计手法研讨

算法设计支持

规格I/F

RTLI/F

NetlistI/F

定制化SoC解决方案流程图一览Socionext定制化SoC解决方案的流程，是以下图的设计流程为基础，另外，根据SoC的不同特性提供最优化的方案。

Custom SoC


6

系统级别设计

课题设定

所需规格制定

开发策划

系统规格制定

系统级别设计

功能验证

逻辑综合

验证

设计计划测试电路嵌入

原型母版制作

FPGA拟合

母板选择/新开发

FPGA原型

与客户共用界面 Contents标准设计开发流程

顾问服务客户负责部分 Socionext负责部分开发支持服务子系统提供 IP提供设计技术

软件设计开发流程

规格制定

测试设计

OS移植启动开发程式驱动器开发

应用程式开发

PCB

规格制定

PCB原型

PCB设计

制作配备ES的评估板

评估配备ES的评估板

测试类型生成

门仿真

布局

偏差时序分析

串扰噪声分析物理验证

电源网分析功耗分析

样本出货

量产出货

光刻验证

算法设计

C重写

高位综合 RTL设计

前端设计

后端设计

DFT

签核

SoC

逻辑设计服务

▼

▼

▼

P.11

高位综合支持服务

▼

▼

▼

P.10

高速逻辑验证服务

▼

▼

▼

P.12

虚拟环境构建服务

▼

▼

▼

P.09

提出构想

客

　户

策

　划

规

　格

逻辑设计

逻辑综合

物理设计

验

　证


策

　划

规

　格

逻辑设计

逻辑综合

物理设计

验

　证


客

　户

Socionext S

ocionext

客

　户

Socionext

软件开发服务

▼

▼

▼

P.15

原型母板开发服务

▼

▼

▼

P.13

LPB

协调设计支持服务

▼

▼

▼

P.14

UPF

·CPF

▼

▼

▼

P.34

顾问服务

低功耗技术

▼

▼

▼

P.33

前端设计套件提供

▼

▼

▼

P.32

ASSP

设计资产提供

子系统提供

▼

▼

▼

P.16

IP

提供

▼

▼

▼

P.25

LPB

协调设计

▼

▼

▼

P.37

模式·

角优化

▼

▼

▼

P.36

物理考虑综合

▼

▼

▼

P.36

电源·

串扰分析

▼

▼

▼

P.36

制造技术·

封装

▼

▼

▼

P.39

封装

封装选择

封装原型

封装设计

设计手法研讨

算法设计支持

规格I/F

RTLI/F

NetlistI/F

Custom SoC

7

用户界面Socionext提供以下三种开发界面。

通过将客户的设计资源与本公司的设计能力和技术资源以最佳的方式融合在一起，成功提高SoC开发项目的效率。

此外，本公司还提供融合上层验证和FPGA原型制作的设计流程，进一步提升项目质量，缩短研发周期。

三种研发界面

客

　户

Socionext

规格 I/F

客

　户

Socionext

RTL I/F

客

　户

Socionext

Netlist I/F客户负责部分

Socionext负责部分

策　划

规　格

逻辑设计

逻辑综合

物理设计

验　证


・规格界面

规格界面以SoC设计规格为界面。客户负责编写SoC的设计规格书。本公司则负责按照该规格编写SoC开发规格书，进行逻辑设计

和验证，直至交付SoC。

・RTL界面

RTL界面以客户设计的功能设计数据(RTL)为界面。客户将负责RTL的功能设计及验证。本公司则负责研讨测试规格、制作测试电

路、直至交付SoC。

・Netlist界面

Netlist界面以由本公司的单元构成的Netlist为界面。客户需负责为Netlist化的逻辑综合工作。本公司则负责从布局至SoC交付的

工作。

Custom SoC

开发支持服务

8

在客户开发定制化SoC的各种情况中，本公司的设计服务，提供从规格研讨到系统评估以至PCB设计等一系列开发支持的服务。通过

利用此项服务，客户可专注于产品开发，从而缩短开发周期、降低改版风险、提升产品质量以及实现低功耗化。

开发支持服务（DesignExpress™）开发支持服务（Design Express™）

决定规格下线评估样本完成开发

研讨规格 RTL设计/安装设计制造

开发软件，验证系统时间缩短效果3至6个月

决定用例/预先开发软件

表现解析验证SoC逻辑/开发软件

开发软件

定制化Soc开发流程例

决定用例/预先开发软件表现解析

验证SoC逻辑/开发软件

（～4MHz）

开发软件（～50MHz）

开发原型验证高速逻辑设计SoC逻辑构建虚拟环境设计服务

开发阶段

开发阶段及设计服务

Custom SoC

9

虚拟环境构建服务（Cedar™-ESL）利用虚拟环境构建服务时，客户在研讨SoC的规格及其架构时，可从以下4个选项中选用所需服务。

・用于研讨实现可能性的虚拟环境构建服务

・总线架构详细性能测定环境+性能评估

・预先软件开发环境

・软件驱动性能评估环境

服务分类服务内容客户提交物本公司提供物（例）

预先软件开发开发环境的提供

提供面向软件开发虚拟平台

模块图模块功能规格

提供高速虚拟平台（软件开发用）

提供面向以软件为驱动的性能的评估环境

提供面向以软件为驱动的性能评估的虚拟平台

模块图模块功能规格软件脚本

提供高速虚拟平台（架构设计用）

提供面向架构的详细性能评估环境提供面向架构性能评估虚拟平台与性能测试

架构结构图评估脚本

提供高精度虚拟平台性能测试报告

预先软件开发软件导向的性能评估架构性能评估

·软件开发 ·粗略架构设计·用例提取

·详细架构设计

CPU DMA IP

MEM TIM IRC

SW

CPU DMA FPGA（RTL）SCEMI-I/FSCEMI-I/F

Cross Bar

MEM

TIM IRC

SW

BUS

CPU DMA IP

MEM

TIM IRC

SW

BUS

确定软件体系结构、IP、内存映射、数据流程

确定总线宽、频率、总线·架构确定交互构成、FIFO段数等详细配置

BUS

Custom SoC

开发支持服务

10

高位综合支持服务（Cedar™-HLS）高位综合支持服务是指，以用适当的工艺技术调试客户用高级语言（SystemC/C/C++）编译的源代码为目的，提供改写源代码和与其

合成的数据库。

本公司确认高位综合的结果及其与所用的工艺和技术的整体性后，向客户提供修改好的源代码。


已高位综合的RTLhandoff

和工具一致的语言修改和限制一致的语言修改

功能规格书限制条件高级语言

修改的高级语言高位综合用库文件已高位综合的RTL

RTL Rule Set

Netlist

客户工作本公司工作

RTL Style Check

逻辑综合

RTLStyle Check

等价验证

布局布线

高位综合优化·验证

性能报告选项（时序）

代码、高级综合制约条件、验证报告书

规格书、Test bench

验证、高位综合

逻辑综合

布局布线

提供

Algorithm C/C++

可进行高位综合C/C++

Library

RTL

Netlist

RTL handoff

Netlist handoff

Cedar™-HLS服务

Cedar™-HLS服务概要

Custom SoC

11

SoC逻辑设计服务SoC逻辑设计服务是Socionext代客户进行逻辑设计的服务。

Socionext不单可代客户设计整个SoC,也可设计SoC的一部分。本服务将本公司使用的功能宏组合起来，为客户的系统提供最佳的设

计数据。此外，设计数据包含了功能规格书、RTL和验证报告。


SoC逻辑设计规格设计需求说明书　搭载宏　用例　功能・性能要求

SoC规格书

RTL设计 RTL

RTL验证验证规格书、结果报告

SoC逻辑设计概要

规格设计客户系统需求

参考设计

本公司设计资产客户评审&

审批功能宏

动作模式

SoC规格　CPU，IP　总线结构

验证方案　验证手法　动作脚本

RTL设计

设计环境搭建　Test bench　脚本

功能验证性能验证

客户评审&

审批

验证规格书

验证结果报告书

SoC逻辑设计服务应用事例

软件框图

海量存储类

TCP／ IP协议栈

USB HOST驱动

②

①

①

②

Ethernet驱动

内存映射CPU选定Cache容量SRAM容量总线拓扑

FIFO, QoS

命令队列FIFO, QoS

HW/SW协作

寄存器ReMAP控制

专用硬件辅助线路

TCM

FLASH

I/O

SRAM

DRAM

CPU

CPU Block Storage Block

MEMC

DMAC SRAM

Network

Network Block

Inter Connect （AXI/AHB/APB）

DRAM Block

Security

GMAC PCIe

UDL-A

UDL-B

USB

DDRController

SDIO

应用程序

RTOS

User Block

取决于硬件和软件的平衡性能/节能/成本提出最佳配置！

Custom SoC

开发支持服务

12

高速逻辑验证服务（Cedar™-EMU）高速逻辑验证服务利用硬件仿真器进行高速逻辑验证及计算SoC的功耗。

本服务将开发中的系统电路映射到仿真器，取得该电路的原型，而且也可算出开发中的系统的耗电。仿真器的运作速度较软件仿真器高

出500-1000倍，可以大幅减小验证时间。

设计RTL

验证数据结果收集

Test bench Test benchTest bench Test bench

④验证

①制定验证脚本

③准备验证数据

②搭建验证环境

CPU等仿真器（ISS）

输入RAM

CPU等实际芯片

0

100

200

300

400

500

600

700

262 282 302 323 343 363 384

时间[ms]

功耗[m

W]

SDRAM带宽占有率

P-VOP P-VOP P-VOPP-VOPI-VOP100%

50%

0%

80%50ms

软件（用Cedar™-ESL生成）

验证数据

设计RTL

输出RAM

Cedar™-EMU 服务概要

＜仿真环境＞＜模拟环境＞

功耗解析

通过总线监视器进行的性能解析

通过ICE进行的软件调试


芯片级别验证验证脚本的确定验证数据的生成验证环境的搭建验证的运作

概略框图设计数据　（RTLor网表）输入/期待值数据

验证规格书验证数据仿真验证结果

系统级验证利用在ESL环境下开发的软件的系统级验证

设计数据　（RTLor网表）输入/期待值数据测试程序

仿真验证环境验证结果报告

低功耗化功耗测试电力测试程序功耗测试结果报告

Custom SoC

13

原型板开发服务（Cedar™-PROT）原型板开发服务提供用于系统级别验证和软件预先开发的原型板。将与安装到系统的IP等效的IP安装到FPGA，提供与目标系统等效的

母板。

完成SoC前，可进行系统级别验证和软件预先开发，从而能够提升SoC质量以及缩短开发周期。


系统级验证原型板的提供需求说明（指定电路信息等）基板组件母板规格书FPGAROM数据

Arm（EVA chip）Arm

（EVA chip）

ROMRAM

FPGA（User）

FPGA（定制化SoC IP）

I/F

从规格书开始逻辑设计

半定制母板 FPGA原型板

Cedar™-PROT应用实例

使用了定制化SoC IP的原型开发

通过驱动程序安装进行IP验证可提供软件平台

支持高速I/F印刷电路板设计

可用实机验证系统开发

定制化SoC定制化SoC

软件开发技术

与定制化SoC的高度等价性

定制化SoC/FPGA设计技术也可内置Arm 内核

母板设计技术

　· 网络用控制器定制化SoC · 面向记录的图形处理定制化SoC　· 测试设备用定制化SoC · 其他还有很多

Custom SoC

开发支持服务

14

LPB协调设计支持服务（PLACATE™）LPB协调设计支持服务是以LSI和Board一体化模型为基础的噪声分析和对策支持服务，通过缩短客户系统开发周期和减少零部件数

目，全力协助客户降低成本。

LSI设计/Board设计的上流阶段开始应用本服务，将可减少LSI和Board的改版，并有助提升客户系统质量及由于大幅削减评估工数的

设计周期缩短。

Re�ection

Cross TalkSSO Clock

Jitter

EMS

EMIEMI

EMS

SSO

Re�ection

Cross TalkClockJitter

SI PI

EMC

PLACATE™️服务内容提供物（例）

1.LPB设计解决方案2.CorePI解决方案3.AdvancedPI解决方案4.EMC设计解决方案5.DDRx解决方案6.SerDes解决方案7.LVCMOS解决方案8.BoardDRC解决方案

1.参考设计2.DCDC转换器、　LPB综合解析结果报告书3.集中电源以减少零部件4.EMC解析结果报告书5.DDRx解析报告书/　SimulationKit6.SerDes解析报告书/　SimulationKit7.LVCMOS解析报告书/　IBISModel8.Socionext独家DRC规则数据库

Simulation Kit的构成

Reference Design

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

A USB_ICLK

USB_VDU

USB_RX_P

USB_VDN

USB_TX_P

USB_VSN A

B USB_VSU

USB_VDU

USB_RX_N

USB_VDN

USB_TX_N

USB_VSN B

C USB_VSU

USB_VSN

USB_VSN

USB_VSN

USB_VSN C

D USB_VSU

USB_VSN

USB_VSN D

E USB_VSU

USB_VSN

USB_VSN E

F USB_VSU

USB_VSN

USB_VSN F

G G

H H

J J

K K

L USB_VSU

USB_VSN

USB_VSN L

M USB_VSU

USB_VSN

USB_VDN M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

AL AL

AM AM

AN AN

AP AP

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

TopView Ball Pitch=1.0mm

Chip Size:6.00×6.00mm

■WireBonding位置3段WireSignal/VDN/VDU:Wire長≒3.0mmVSU:Wire長≒2.0mmVSN/VSU:Wire長≒1.5mm

Signal/VDN/VDU

VSU

VSN/VSU

■Ball数·VSN：15·VSU：7·VDN：3·VDU：2·CLK：1·DATA：2ペア計：32Ball

■JEDEC.pin.M21のVDNについてUSBマクロ以外の配線によって困難な場合にはVDNにしなくとも良い。その代わりとしてJEDEC.pin.L21にVDNをアサインする

Simulation Kit

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

A USB_ICLK

USB_VDU

USB_RX_P

USB_VDN

USB_TX_P

USB_VSN A

B USB_VSU

USB_VDU

USB_RX_N

USB_VDN

USB_TX_N

USB_VSN B

C USB_VSU

USB_VSN

USB_VSN

USB_VSN

USB_VSN C

D USB_VSU

USB_VSN

USB_VSN D

E USB_VSU

USB_VSN

USB_VSN E

F USB_VSU

USB_VSN

USB_VSN F

G G

H H

J J

K K

L USB_VSU

USB_VSN

USB_VSN L

M USB_VSU

USB_VSN

USB_VDN M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

AL AL

AM AM

AN AN

AP AP

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34




Signal/VDN/VDU

VSU

VSN/VSU



1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

A USB_ICLK

USB_VDU

USB_RX_P

USB_VDN

USB_TX_P

USB_VSN A

B USB_VSU

USB_VDU

USB_RX_N

USB_VDN

USB_TX_N

USB_VSN B

C USB_VSU

USB_VSN

USB_VSN

USB_VSN

USB_VSN C

D USB_VSU

USB_VSN

USB_VSN D

E USB_VSU

USB_VSN

USB_VSN E

F USB_VSU

USB_VSN

USB_VSN F

G G

H H

J J

K K

L USB_VSU

USB_VSN

USB_VSN L

M USB_VSU

USB_VSN

USB_VDN M

N N

P P

R R

T T

U U

V V

W W

Y Y

AA AA

AB AB

AC AC

AD AD

AE AE

AF AF

AG AG

AH AH

AJ AJ

AK AK

AL AL

AM AM

AN AN

AP AP

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34




Signal/VDN/VDU

VSU

VSN/VSU



Measurement

Simulation

Stimulus

Ball Assign

Board GuideSim Result

Eye Mask

Rx Model

Board Artwork

Bit Pattern

Tx Model

IBIS-AMI IBIS-AMIS-Para S-Para S-Para S-Para

PKG Model

BoardModel

ComplianceCable+BP

Simulation Deck

设计流程示意图

·通过LPB一体解析找出问题点·对LPB设计的反馈

LSI开发时

原型制作实际设计

LSI开发后

LSI设计

PKG设计

Board设计

原型制作 Pre Board模型实际设计 Post Board模型 Post模型

原型制作 Pre LSI模型

通过PLACATE™进行的解析及措施通过PLACATE™进行的验证和定LSI开发时的差异分析

实际设计 Post LSI模型

Board模型 Board设计 Board模型 Board模型产品ABoard模型

产品BBoard模型

PKG模型 PKG设计 PKG模型 PKG模型

LSI模型 LSI设计 LSI模型 LSI模型

Simulation Kit

·部件变更时的差异分析变得容易

Advanced PI解决方案　案例研究

100%

50%

25%0%

电源电流成分

电源质量

旁路电容器搭载数［

%］

Bad GoodGood

ManyMany

FewFew

初期案

LSI-PKG-Board一体解析,确认可将旁路电容器削减至初期案的25%

阻抗解析电源噪声解析

Board DRC解决方案　案例研究

Socionext独家DRC规则数据库

PCle-Gen3

DDR4

HDMI2.0

USB3.1

使用服务后

现状

DRC检查中确定·修正

小余量

大幅低于标准

改善余量

相对于标准波形得到改善

不断迭代直至解决问题

4层

2层

设计限制

减低成本设计限制

Custom SoC

15

软件开发服务在硬件规格研讨阶段，重要的是研讨系统启动顺序和安装省电装置等构成SoC基础部分的规格。决定规格后，须利用软件实施该规格的

动作，并且在逻辑验证、评估板等各个阶段确认动作，而本公司会提供从启动顺序到中间件之间的开发支援服务。此外，我们通过安装各

种OS、提供装置驱动器或承接客户委托等，持续支援客户的系统开发。

●DPI（DeviceProgrammingInterface）

利用程序代码提供IP宏初始化、操作开始和停止处理等基本

功能。

・IP操作的提早确认（适用于硬件验证场合）

・短时间内开发器件驱动器（协助理解规格书、API运用）

・可在开发阶段进行快速ES评估（IP通信确认、分析）等不同

工作。

●用于子系统的中间件

可以提供用于子系统的中间件和进行配合客户规格的定制化。

详情请参考关于子系统的章节。

●支持Linux/RTOS

可以安装各种OS，以及提供和开发装置驱动器。

开发支持服务例子分类服务内容

启动・启动顺序规格研讨支持・启动代码设计・MAIN系统唤醒代码・安全启动开发支持　　・安全启动顺序建议　　・安装安全启动　　・安全启动操作确认支持

IP驱动器・提供Socionext制IP的DPI

Linux支持・OS移植支持・支持确认提供的驱动器的操作

RTOS支持・OS移植支持・支持确认提供的驱动器的操作

省电・省电代码设计・提供及嵌入网络待机相应代码

硬件开发过程利用软件支持开发

规格研讨·启动顺序 ·省电控制 ·安全性设计

·开发及提供规格研讨　项目的代码

驱动器·提供DPI ·提供/开发驱动器

测试·硬件验证支持 ·母板测试支持 ·开发件操作确认

整体系统设计

SoC逻辑设计

SoC逻辑验证

母板评估

IP宏规格书

特定OS专用驱动器

定制化性能调整

DPI（Device Programming I/F）

IP宏

HW验证场合ES评估场合

DPI

Low LevelAPI

Low LevelAPI

Low LevelAPI

[软件开发服务]

Custom SoC


16

提供各种IP组合，具有特定功能的子系统。通过组合该子系统，

实现特定功能的高性能化、低功耗化。


Arm CPUSubsystem

Other IP s

CodecSubsystem

Other IP s

SecuritySubsystem

Arm CPUSubsystem

Other IP s

Other IP s

UserLogic

SecuritySubsystem

Arm CPUSubsystem

CodecSubsystem

现有ASSP 新定制化SoC

子系统的提供

●商品阵容IP地址块功能

B2B拜尔域处理

降低噪声、调整大小、像素缺陷校正、3A(AE/AWB/AF)检波、着色

B2R 去马赛克白平衡增益、颜色补充

LTM局部色调映射

局部色调映射

R2Y RGB→YUV转换

颜色校正、灰度校正、伽马校正、多轴色校正、YUV转换(444/422/420)、边缘增强、去除灰度噪声、调整大小、Y柱状图

CNR 去除颜色噪声去除颜色噪声、紫边校正

3DNR多帧去除噪声

参照多张图像去除噪声

HDR高动态范围合成

合成两张不同曝光值的图像，动态扩张

LDC 镜头畸变校正校正由于光学影响产生的图像的畸变

●背景和实践

相机解决方案持续进化的环境下，要保持自己的产品与众不同

非常困难。为此，本公司2017年将图像宏「Milbeaut®」IP化，开

始提供高清且高性能的子系统。此外，为迎合下一代的相机解决

方案，本公司的IP阵容涵盖迄今的主要对象的高端相机到经最

佳化的各种各样的应用产品。

●概要

通过按每个功能块对图像宏进行IP化，可构建富有弹性的平台。

各IP为AXI接口，可以简单地集成SoC。

●特长

・高性能4Kp60600Mpix/sec（exTSMC28nmHPC+）

・提供可有效使用图像宏的API

・为了赋予画质个性，提供图像调整仿真器

图像信号处理器子系统

低照度去除噪声缺陷图像校正镜头畸变校正

400lux 0.01lux

Custom SoC

17

Arm®处理器内核子系统

Arm内核和设计套件通过与Arm的全面性授权协议，我们可根据客户需求选择最佳

Arm内核。在微控制器、嵌入式设备、应用设备等用途广泛的定

制化SoC中，提供优化的Arm内核和设计环境的SNAP-DK（设

计套件）。

另外产品中的Arm内核，可以使用本公司提供的所有工艺技术。

Socionext Arm Platform（SNAP）通过使用SNAP，可减少基于Arm内核的SoC开发工时，降低风

险。SNAP由以下部分组成。

●设计套件：SNAP-DK/ADK/SDK

・SNAP-DK　：由Arm内核和最小限度的周边IP组成。

・SNAP-ADK：基于SNAP-DK，装有接口、宏和GPU等。

・SNAP-SDK：基于需求规格，并且使用设计工具，提供完全定制的客户专用子系统。根据客户

的需求规格选择最佳设计套件，大幅降低开发工作量。

这些设计套件包括仿真环境、测试样本、样品开机代码等，有助

于缩短设计环境的起动时间、编写合适的Arm内核启动程序。

●原型制作：SNAP-PK

・本公司独创的FPGA板上封装SNAP-DK。FPGA内含用户

逻辑，可实现SoC的原型制作。

・实现硬件的系统运行验证、性能评估和软件的快速开发。

SNAP各种设计套件种类内容优点

SNAP-DK（BasicDesignKit）

CPU＋小规模周边IP群

能够使用可启动的CPU子系统

SNAP-ADK（AdvancedDesignKit）

SNAP-DK＋多功能IP群（已保证性能的系统）

可使用包括OS在内的高功能CPU子系统

SNAP-SDK（SystemDesignKit）

通过咨询进行定制设计套件（已保证性能的系统）

可使用基于需求规格、现有系统的专用子系统

SNAP-PK

客户逻辑电路

半定制母板

（例）SNAP-DK-M3

Arm核、GPU、SNAP-DK商品阵容Arm core

availableplanning

Arm v7 Arm v8 Arm v8Cortex-A Cortex-A72 Cortex-R52 Cortex-A35Cortex-R Cortex-A53 Cortex-M33 Cortex-A34Cortex-M Cortex-M23 Cortex-A32

GPUUtgard Midgard Bifrost

G52

G31

SNAP-DKDK-Av7 DK-A53 DK-Av8

DK-Rv7 DK-Rv8

DK-Mv7 DK-Mv8

Custom SoC


18

●特长

・藉由下列节省后的总线宽度(bit数)进行各种HEVC编解码

处理。

例) 使用LPDDR4 2400Mbps时处理内容本公司常规值本子系统

Decode

4k60p4:2:210bit 112bit 64bit

4k60p4:2:010bit 96bit 48bit


Encode




●背景和实践

随着burst长度增加，进化到DDR超高速时代，但与小尺寸矩

形图像视频编解码处理相关的DDR访问产生不匹配，从而导致

DDR内存带宽使用效率低下。本子系统通过本公司独创技术，

使视频编解码器处理变得高效且节省带宽。

●概要

本公司没有受到DDR进化的影响，开发了可以提高编解码器内

存访问效率的独创总线协议方法。

通过使用该方法，将本公司的编解码器引擎和内存控制器紧密

结合在一起，基于编解码器引擎访问的图像数据的二维信息，可

让内存控制器方面实现考虑物理存储影像图的高效的DRAM

访问，大幅降低所需的内存带宽。

视频编解码器子系统

普通Codec IP核与DDR内存的关系本公司Codec IP核与DDR内存的关系

通用总线本公司独创总线协议 ①通过已考虑内存访问

　效率的大矩形尺寸访问②在Codec Ip　与内存控制器之间　共享二维数据信息

存储体+物理地址存储体+物理地址12指令 2指令

Y位置

Y尺寸X位置

Y位置

X位置

X尺寸

与二维数据相关的信息消失

经常发生零散的内存访问实现有效的内存访问

逻辑→物理转换

Codec 引擎

内存控制器

存储体0存储体0 存储体1存储体1 存储体0存储体0 存储体1存储体1

存储体0存储体0 存储体1存储体1

DDR内存

本公司Codec 引擎

本公司内存控制器

DDR内存

Y尺寸

X尺寸

通用总线本公司独创总线协议 ①通过已考虑内存访问

　效率的大矩形尺寸访问②在Codec Ip　与内存控制器之间　共享二维数据信息

存储体+物理地址存储体+物理地址12指令 2指令

Y位置

Y尺寸X位置

Y位置

X位置

X尺寸

与二维数据相关的信息消失

经常发生零散的内存访问实现有效的内存访问

逻辑→物理转换

Codec 引擎

内存控制器

存储体0存储体0 存储体1存储体1 存储体0存储体0 存储体1存储体1

存储体0存储体0 存储体1存储体1

DDR内存

本公司Codec 引擎

本公司内存控制器

DDR内存

Y尺寸

X尺寸

Custom SoC

19

●背景和实践

随着互联网的普及，网络视频传输的需求与日俱增。比如，下载

码流应用的“视频分布服务器”，上传码流应用的“网络监控摄像

头”均为代表实例。在这个领域中，Socionext技术负责把经过

编解码处理的图像数据进行分割以及IP数据包转换，从而大幅

度减轻主系统的处理负荷。

●概要

将图像数据/语音数据变成IP封装和以以太网帧格式。只要将经

编解码处理的数据配置在存储器空间中，就可在高性能IP宏内

实行下列一系列处理。

・将配置在DRAM的图像数据（ES）变成TS包

・ES/TS/JPEG数据的RTP化

・RTP包的IP封装化

・IP包的以太网帧化及GMAC控制（图像传输）

●特点

・RTP/UDP卸载支持

[支持格式]

-ESoverRTP:Video(H.264),Audio(G.771,AAC)

-JPEGoverRTP

-TSoverRTP

-MetadataoverRTP

・对应最多32个串流

・与安全（加密）功能整合

IP视频流子系统

发送带宽（Mbps）

有offloadCPU负荷率（%）

无offloadCPU负荷率（%）

10

23

-

30

62

-

50

100

15

150

21

300

29

500

39

产品实测值使负荷降低25倍

DRAM

CPU 图像编解码器宏

DRAMC

Ether Frame

IP数据包

RTP数据包

Ether Frame

TS TS TS TS TS TS TS TS

TS TS TS TS

GMAC

IP图像流子系统

把配置在DRAM的图像数据按CPU的指示自动地转换为网络用的数据包数据

图像数据（ES：Elementary Stream）

Custom SoC


20

●背景和实践

HDMI2.1是2017年制定的规格，其最大带宽是HDMI2.0的2.7倍,最大可以达到48Gbps,实现以8K为首的大容量信息的高画质、高

音质以及低延时传输。Socionext从开发用于家用录像机、4K电视影像的发送/接收及大规模服务器的高速串行传输技术中积累了丰

富经验和知识，以这些经验和知识为基础，向客户提供兼容HDMI2.1的数据发送/接收子系统(Link/PHY)。

●概要

本子系统支持HDMI2.1（高清多媒体接口）规格。

兼容最大4320x7680p的视频解像度，支持8/10/12bit色深，覆盖带宽至48Gbps（4Lane）。

本子系统兼容L-PCM和压缩音频数据，而且支持32kHz-192kHz的采样率以及高比特率音频（最大768kHz）。

●特点

・兼容VESADSC1.2a

・兼容动态HDR,eARC

・兼容游戏模式VRR/QMS

・兼容HDCP2.3

・兼容热插拔检测

HDMI2.1兼容数据子系统发送/接收子系统

HDMI-Tx输出波形@12Gbps Compliance测试（protocol)评估环境

Custom SoC

21

●背景和实践

随着近年来SoC的高性能化和大规模化，「省电模式」必不可少。省电模式的封装方式各种各样，例如以网络功能为中心,只需保留最低

限度的I/F，其他均以以省电状态为网络待机模式；以及比网络待机模式更深层休眠状态、只唤醒子系统的休眠模式等等。Socionext将

提供符合客户不同要求的省电子系统。

●概要

省电子系统与主系统分开操作，由Arm微控制器及最低限度的周边IP和RAM等构成。本子系统独立于主系统操作，因而可实

现以下功能。

・从主系统向子系统发出简单指示便可进入和离开省电模式

・只唤醒子系统以实现更深层的休眠模式

・与上电和关机顺序整合

省电子系统

本公司为了方便引进子系统，提供以下支持服务。

・支持主系统←→子系统的系统省电顺序研讨

・支持主系统的休眠、唤醒场合等软件设计支援

・支持子系统电源管理设计支援等等

运作中省电模式

SoC SoC

主系统(省电模式)

主系统(CPU)

PowerDomain A

PowerDomain B

PowerDomain A

PowerDomain B

进入省电指示

DRAM DRAMPMIC

一元控制内部和外部电力、时钟和重置

由微控制器控制维持省电状态及离开省电状态

省电子系统

PMU

微控制器

CRG

省电子系统

PMU

微控制器

CRG

省电状态

Custom SoC


22

网络待机响应所谓网络待机响应，是当系统处于待机状态时，子系统在主系统完全休止的状态下，执行网络替代处理的功能。此外，网络待机响应更支

持下列功能。

[支持功能]

・主系统接收了需要处理流量时，辅助主系统Wake-up的功能

・主系统Wake-up后，在正常状态下加快流量处理的加速功能

网络待机响应概要

SoC

省电子系统主系统

用于待机响应的IP GMAC PHY

CPU x n个（AP） DMAC

User Logic1

CPU（微处理器） SRAM

MEMORY Ctrl.

系统待机时：利用子系统内的固件维持网络功能

正常时：在用于待机响应的IP提供网络加速功能

电源持续ON

网络待机响应性能实际表现数值

功能/性能

待机耗电

通信性能

正常值

2W - 数W

300Mbps

比较

<1/20

约3倍

使用固有技术

<100mW

900Mbps（削减CPU负荷20%）

MB86S73母板的实测值

Custom SoC

23

●背景和实践

随着IoT的发展，安全系统已成为必需品。对机密信息的高度保护和硬件的高速算法处理对实现安全系统是不可或缺的，然而为此而进

行的硬件和软件开发并不容易。客户可通过利用Socionext提供的安全子系统，以减少开发负担，有效率地引进安全系统。

●概要

本公司的安全子系统同时备有保存高度机密的密钥信息的专用存储库及利用存储在该存储库的密钥进行高速加密和认证处理的硬件

引擎，从而实现高水平的安全系统。

[安全子系统的特点]

　①通过专用邮件BOX产生和输入安全的密钥

　②存储安全的密钥到配置在模块内的密钥存储库

　③可利用密钥存储库中安全的密钥的专用加密引擎

以下介绍利用了本子系统的功能和系统配置例子。

●使用子系统的功能例子：安全启动

启动代码是系统启动时首先执行的代码，确认是否正在使用正

确的程式时必先从启动代码开始考虑。就安全系统而言，检测如

此重要的代码是否已经加密配置，并且是否遭窜改的机制是一

大重点。本公司的安全子系统提供了保护及安全地执行如此重

要的代码的机制。

安全子系统

①Mail BOX

密钥输入·产生指示

②密钥存储库

③加密引擎 Plain Data ⇔Encryption Data

安全子系统

SecureMail Box

Non SecureMail Box

启动装置

公有密钥

签名

包装密钥

启动代码（加密）

子系统

① 公有密钥窜改检测

② 启动代码签名验证

③ 解密包装密钥

④ 解密启动代码及利用DMA　将启动代码扩展到内置RAM

Custom SoC


24

●使用子系统的系统配置例

安全子系统可如以下例子般在整体系统中使用。

　①实现了从安全的微控制器的子区块和ROM为起点的安全

　　启动

　②构建非安全主区块专用的密钥存储路径及加密处理

　③使用安全的子区块的微控制器和安全子系统的其他加密引

　　擎的密钥管理

●硬件加速器

以下列出配备在子系统内的安全算法加速器。

形式密钥长度(bit)

共享密钥加密 3DES-ECB 168

3DES-CBC 168

AES-ECB 128/192/256

AES-CBC 128/192/256

AES-CTR 128/192/256

AES-GCM 128/192/256

散列 SHA-1 -

SHA-256 -

SHA-512 -

HMAC SHA-1 160

SHA-256 256

SHA-512 512

电子签名生成/验证 RSA 2048-3072

ECDSA 256/384/521

主区块（非安全）

子区块（安全）

安全子系统

Key3

加密引擎

子区块（安全）

用于SATA的加密引擎

SATAIF

①

②

Key1

Key3

Key2

Mail Box（S）

Mail Box（NS）

CM3

CA53

③

Custom SoC

25

●高速接口宏一览Category Function

ProcessTechnology

90nm 65nm/55nm 40nm 28nm 16nm/12nm 7nm/6nm

USB

USB3.1Gen2Host/Device

USB3.1Gen1(USB3.0)Host/Device

USB2.0Host/Hub/Device

Ethernet GigabitEthernetMAC

Video

HDMI2.0

HDMI2.1

V-By-OneHS

FPD-Link

LVDSLVDS

SubLVDS

MIPI

DSITX

CSI-2TX/RX

D-PHY

C/D-PHY

M-PHY

PCIExpress

PCIeGen4RT/EP

PCIeGen3RT/EP

PCIeGen2RT/EP

（下页继续）

具有丰富案例的本公司IP宏支持客户的先进SoC开发。

●功能/接口、宏一览Category Function

ProcessTechnology


ArmCores

Cortex-A

Cortex-R

Cortex-M

Arm11,Arm9,Arm7

Mali

ImageCore

JPEG

H.264

H.265

SecurityCore

SHA

PKA

3DES

AES

InterfaceControllerCore

OSPI/QSPI

UART

SDUHS-I

UHS-II

IP宏提供服务IP宏阵容

：提供　：准备中

Custom SoC

IP宏提供服务

26

●高速接口宏一览Category Function

ProcessTechnology


SerialATA

SATA3AHCI

SATA2AHCI

SATA3Device

DRAMInterface（PHY）

DDR3

DDR3L

DDR4

LPDDR3

LPDDR4

LPDDR4X

LPDDR5

HBM2

●模拟宏一览Category Function

ProcessTechnology


ADC

10bit,upto600MS/s

12bit,upto200MS/s

16bit

DAC

10bit,upto220MS/s

12bit,upto110MS/s

16bit

AFE

Audio

Video

Scanner

Temperaturesensor +/-5deg.Caccuracy(withouttrimming)

Powermanagement

Vin=3.3V,Vout=1.0-1.2V,Iout≦400mALDO

Poweronreset

StandardPLL

Fout:~1200MHz,Fin:10~200MHz





LowJitterPLL




Fractional-NPLL



SSCG




：提供　：准备中

Custom SoC

27

DDR接口从低中速传输带宽到高速传输带宽和LowPower，本公司提供

各种工艺的多样的DDR接口、宏。另外通过使用Chip-Package-

Board协调设计的设计支援，我们支持定制化Soc开发。

●DDR接口・宏

・高速/高带宽（高速宏）　　DDR3/DDR4

・LowPower（低功耗宏）　LPDDR4X/4/3/2/DDR3L

・遵守DFI（所有宏）

・通过PHY功能（Training功能），支持Fly-by、PoP、DIMM、

etc.

多样的DRAM配置、PKG选项

●支持DDR接口设计

（Chip-Package-Board协调设计）

・Timing验证：验证包括LSI.I/O~DRAM间延迟的　

DDR-IF整个系列的Timing

・PowerIntegrity：作为　电源Impedance设计优化寄

存电感、共振频率、电源（PKG,

PCB）阻抗

・SignalIntegrity： DriverStrength、终端电阻、布线

Topology的优化

・总线切换验证：写入/读取总线切换时机的最优化

LPDDR4-3733 DQ 波形

总线切换波形

接口、宏

DDR接口结构图

MemoryController

User I/F

（APB）

DFI

DRAM开发商

OR

Test

CK, ADO,CMD, DM

DQ, DQS

DDR

DDR

DDR

DDR

DDRDDRDDR

SSTLHSULI/O

DDRPHY

内存控制器我们为优化系统提供各种内存的解决方案。另外在内存通道、系

统总线方面，进行内存系统的咨询来提升客户的SoC性能。

●内存控制器IP

・提高DRAM使用率的控制器

●QoS-判优器IP

・高性能、高功能的多功能QoS-判优器

●BusIP

・低功耗布局灵活性高的独创总线

●MonitorIP

・实时显示内存系统性能

・监控性能（带宽、Latency），提供调谐参数环境。

DRAMController

QoSAbiter

Data Buffer

Bank

ACSpec

BankBank

DRAMController

QoSAbiter Data Buffer

Bank

ACSpec

BankACSpecBank

DDRｘｘDDRｘｘ DDRｘｘDDRｘｘ DDRｘｘDDRｘｘ DDRｘｘDDRｘｘ

Physical Limit Line

DRAM AC O.H

2666MB/s

H.264@FHDDecode B.W

28%10%

90%

引擎性能最大化

SystemBus IP

QoS-Arbiter IP Performance Monitor IP

Memory Controller IP

Decoder Encoder Graphic CPU

咨询

咨询咨询

内存性能（带宽、效率）

Station0 Station1

ACSpec

I/O InterfaceCoreI/O InterfaceCore

实测数据带宽估算其他公司测试数据Panasonic DTV_SoC Panasonic DTV_SoC AnotherCompany DTV_SoC

内存CH构成

InterConnectIFInterConnectIF

Custom SoC

IP宏提供服务

28

PCI Express接口随着近些年CPU处理能力的飞跃性提高和大容量数据传送需

求的扩大，以现有的总线实现用户期待的系统性能已变得非常

困难。为了解决此课题，可传送几百兆字节数据的高速接口采用

了PCIExpress技术。

本公司的PCIExpress宏是最高可支持8GT/s（Gen3），通过了

PCI-SIG主持的PCIExpress标准的合规测试，并且已确认了与

多数PCIExpress接口的互联性和可靠性。

●PCIExpressLINK宏

・遵循标准规格PCIExpressBaseSpecificationrev.3.0

・支持lane数×1/×4/×8

・DualMode（RootComplex/Endpoint可选）

・用户接口可选择AMBA3I/F

・内置DMAC

●PCIExpressPHY宏

・最大比特传送率64GT/s

・通过De-emphasis功能保证高速信号传输

・LINK宏接口遵循标准规格PIPE3/PIPE4

MIPI接口用于搭建与高速、高分辨率的CMOS图像传感器相连的相机

及显示器系统的高速接口。提供可实现高度影像表现力的解

决方案。

●MIPID-PHYTX宏　最高速度4.5Gbps，小面积的高性能宏

・4DataLane+1ClockLane结构

・传送速度：80Mbps～4.5Gbps@1lane

・均衡器功能

・实现世界最小级别的面积

・支持D-PHY2.0

D-PHY TX 输出波形 @4.5Gbps

PCI Express Gen3 评估环境

Custom SoC

29

10G–28Gbps SERDES接口每个通道具备10Gbps～28Gbps的传输性能，通过组成多

个通道，本公司可以提供用于构建100G/200G/400G的

Opticalnetwork和100GEther系统的高性能SERDES宏。

通过内置低抖动的高性能PLL，可实现每个通道最大28Gbps

的强大的传输功能。

支持OIF-CEI-11G-SR,OIF-CEI-28G-SR,OIF-CEI-28G-

VSR,IEEE802.3baCAUI,IEEE802.3bmCAUI4,XFI等各

种规格。

・x1,x4LANE构成

・由Transmitter/Receier/PLL组成，一个宏可进行双向通

信

・每个宏最大112.8Gbps（单向，x4构成时）

・支持每个LANE的断电控制

・支持宏整体断电控制

・带有各个Receiverlane的Clock-DataRecovery

・支持TransmitterEqualization

・支持ReceiverEqualization

・在Transmitter/Receiver内置终端电阻

・有机倒装芯片封装

（0.8mm/1.0mmBallPitch,HDBUPackage）

SerialI/F

Transmitter

PLL

Receiver

ParallelI/F

测试芯片的28Gbps输出波形

Custom SoC

IP宏提供服务

30

数据转换器提供实现了SoC所需求的低功耗、面积小的各种数据转换器宏。

●管道型&高速SAR型ADC

・分辨率10bit/12bit，最大转换率600MSPS

・实现世界最小级别的功耗

●ΔΣ（Delta-Sigma）型ADC

・可支持分辨率16bit-24bit

・实现SINAD85dB的高精度，功耗低于1mW

●ΔΣ（Delta-Sigma）型DAC

・可支持分辨率16bit-24bit

・实现SINAD90dB，功耗低于1mW

电源管理提供SoC所要求的实现单一电源化所需的各种电源管理宏。

●用于低噪声电源用途的LDO

・产品系列包括I/O一体型等小面积产品

・安装了短路检测等安全保护功能

・兼容ADC和PLL等对模拟IP的电源供应

●上电复位

・可定制电压检测水平、复位时间

・兼容欠压复位

本公司针对从事通信、图像处理、传感器、控制等各种应用程序开发的客户提供了各种模拟宏（数据转换器、电源管理、温度传感器、模拟

前端）。

●所有的宏均已完成Si验证

●已搭载到多个SoC上，有成功量产案例

模拟电路·宏

电源管理宏的应用例

（1.2V）外部3.3V电源

POR

LDO

逻辑电路

ADC

数据转换器

0.010 2 4 6 8 10 12 14 16 18 20 22 24

10

1

100

0.1

1000

10000

Resolution [bit]

Conve

rsion Frequency

[MHz]

声音/Audio Codec

传感器/ΔΣ型ADC

通信·图像/管道型ADC 电流型DAC

高速IF/Flash型ADC电流型DAC

通信/高速SAR型ADC电流型DAC

控制/SAR型ADC低速DAC

Custom SoC

31

传感器、模拟前端（AFE）提供测量芯片内部温度和电压的传感器宏、处理外部各种传感

器信号的低功耗AFE。

●温度传感器宏

・可以高分辨率（0.125℃）监测芯片内部温度

・由于低功耗和小面积，可在一个芯片上配置多个温度传感

器宏

・实现根据温度控制电压和频率的系统

●扫描仪AFE

・兼容CCD/CIS两者

・备有Gain/Offset调整功能

・配备12bit50MS/sADC

・低功耗（19mW)

●兼容各种传感器信号和外部信号的定制化AFE

・用于光传感器、温度传感器、陀螺仪传感器的AFE

・VideoAFE

・AudioAFE

・用于数字电视的AFE

扫描仪AFE的应用例

高速串行I/F

定制化SoC

CISCCD

AFE

偏移增益调整

12-bit50MS/sADC

逻辑电路

温度传感器的应用例

控制电路

PLL

温度传感器

温度传感器CPU1

CPU2

电源

Custom SoC

设计技术

32

●设计规格I/F

在SoC设计中，不单需要逻辑设计数据的RTL和Netlist,

还需要描述了时钟频率等时序规格的SDC、描述电源

门控设计、多电源多电压设计等电源规格的CPU/UPF

之类的Power Intent。本公司为上述SDC和Power

Intent备有独家形式的I/F档。通过利用这些I/F档，可以

提高描述和研讨各种规格的效率，同时也可迅速验证切

换了的RTL、电源规格、时序规格的一致性、布局的亲和

力等。

●物理考虑逻辑综合

随着技术小型化，就提高SoC设计效率和优化面积和时

序而言，考虑到布局的逻辑设计日渐变得重要。因此，本

公司采用了物理考虑综合方式，在进行逻辑综合时，考

虑实际布局以进行优化。由于协调了逻辑设计和布局设

计，本公司能够有效率地设计高性能SoC。

设计技术

set_m

ax_d

elay

macroA

macroBout

data

低功耗设计要求

SoC规格

POSS（本公司形式）：提高描述和研讨电源规格的效率设计DS（本公司形式）：提高描述和研讨时序规格的效率

POSS

create_supply_set …create_power_domain…add_power_state …create_pstadd_pst_stateset_isolation…set_level_shifter … :

regA

clk

regB

GCLK clk1CLK

Power Gating

AVS

0.9V0.9V

0.9VOFF

Multi-Voltage

DVFS

0.9V0.7V

0.9V

0.7V-0.9V

PWRCTRL

0.7V 0.9VOFF

设计DS

create_clock –name CLK –period 3 –waveform {0 1.5} clk create_generated_clock –name GCLK -divide_by 2 regA/Q –source clk …………set_max_delay –from macroA/out –to macroB/data

RTL

Powerintent

SDCNetlist

RTL

逻辑综合

逻辑规格

电源规格

时序规格

RA

MR

AM

RA

MR

AM

RA

MR

AM

RA

MR

AM

RA

MR

AM

RA

MR

AM

理想优化合适优化

ROM

ROM

ROM

ROM

ROM

ROM

RAMRAMRAMRAM

RAMRAMRAMRAM

RAMRAMRAMRAM

RAM

RAM RAM

RAM

FF

FF自动生成的平面图

实际平面图

●前端设计套件

作为客户的SoC开发环境，本公司将借助标准EDA工具的开发环境和设计高效化的本公司开发工具，以设计套件方式提供给客户，并

提供相应的支持。该前端设计套件是本公司独创优化的，可在短时间内实现高性能、小尺寸、低功耗的LSI的开发。

前端设计

前端设计套件支持EDA工具

高位综合 Catapult＊3,C-to-SiliconCompiler＊1,Stratus＊1

RTL样式检验 SpyGlass＊2

功能验证

Verilog-HDL IncisiveEnterpriseSimulator＊1,Questa＊3,VCS-MX,VCS＊2

VHDL IncisiveEnterpriseSimulator＊1,Questa＊3,VCS-MX＊2

CPF/UPF IncisiveEnterpriseSimulator-XL＊1,Questa＊3,VCS-NLP＊2

逻辑综合 DesignCompiler＊2,EncounterRTLCompiler＊1,GenusSynthesisSolution＊1

等价验证 EncounterConformalEquivalenceChecker＊1,Formality＊2

时序制约验证 EncounterConformalConstraintDesigner＊1,SpyGlassConstraints＊2

MV验证 EncounterConformalLowpower＊1,VCStaticLowPower＊2

解析・调试器 Verdi＊2

Netlist检验※ SpyGlass＊2

PreDFT检验※ SpyGlassDFT＊2

＊1：日本CadenceDesignSystems公司＊2：日本Synopsys合同会社＊3：MentorGraphicsJapan株式会社※：依据不同工艺提供自制的检验工具

Custom SoC

33

近年来，降低LSI功耗的需求越来越高。本公司的SoC设计，为

了满足客户对低功耗的需求，采取了各种措施。为了实现低功耗

LSI，不能仅靠个别技术，而是须要综合各种技术才会有效。在本

公司的设计环境“参考设计流程”中，支持各种低功耗技术，LSI

运作时和待机时均可以降低功耗。特别是针对以控制电源方式

实现低功耗化的手法进行了体系化的开发。另外本公司通过全

面采用UPF/CPF，减少对客户资产的设计变更，使低功耗设计

变得更加容易。并且通过采用UPF/CPF，对过去验证难度很高

的低功耗技术也能进行高可靠性设计。

●多电源设计

通过在LSI内供给不同电压的技术，对高速运行的电路模块提

供高电压，对低速运行的电路块提供低电压，降低运行时的功耗

量。

通过采用UPF/CPF，使不同电压的电路模块可以进行一次性物

理设计・验证，通过这种方式可以最大程度减少由于低功耗设计

引起的开发周期的增加。

●时钟门

通过停止不运行的电路模块的时钟，可降低LSI运行时的功耗总

量。

●电源管理

提供统一电力门控和SRAM睡眠、关机模式的电源管理。彻底

排除损耗，提高低功耗化。本公司电源管理技术，采用独创的电

源开关控制方式，抑制了供电开关切换时产生的电源噪声，避免

LSI的误运行。

而且通过采用UPF/CPF，包括电源切断电路模块，可以一并进

行性物理设计・验证，尽量抑制开发周期的增加。

●适应性电源控制（DVFS＊1、AVS＊2/Advanced-AVS）

支持根据需求处理量改变电压和频率的DVFS。同时根据制造

偏差确定相应的运行电压，通过在保证LSI运行的最低电压下运

行，可降低运行时和待机时的功耗。＊1：DVFS（Dynamic Voltage Frequency Scaling）＊2：AVS（Adaptive Voltage Scaling）

●标准单元

采用最先进的技术，不仅是标准单元的面积，布线性也对LSI低

功耗化做出贡献。我们提供本公司独创设计的凌驾于其他公司

产品的标准单元。还扩充了对时钟系的低功耗化有效的单元的

阵容。

低消功耗力化技术设计级别设计技术

逻辑综合

系统级别设计

RTL设计

布局

电源管理

电压·频率的静态·动态控制技术

减少内存访问降低运算量架构选择有效利用缓存

网表优化多电源设计时钟门DVFS、AVS/A-AVS低消功耗力标准单元低功耗SRAM

RTL优化

低功耗化技术

低功耗SRAM

电源管理

电压开关

多电源设计、DVFS

AVS/A-AVS

工艺的不一致性

电压

处理量

电压/频

率

低功耗时钟树标准电池/低功耗电池

有效

有效时钟门

PMU/CGU

休眠/关机

低消功耗力化技术

Custom SoC

设计技术

34

●低功耗SRAM

搭载了大容量SRAM的LSI可能会出现SRAM的功耗问题。在

这种情况下，通过使用多模式SRAM可降低功耗量。在多模式

SRAM，除了通常运行模式外，还有待机模式、休眠模式和关机

模式。在待机模式，通过停止SRAM宏内部的时钟运行，可使

SRAM宏的动态电为0。在休眠模式，通过将SRAM宏的周边电

路置于非激活状态，可降低漏电。在关机模式可通过SRAM独立

切断电源。另外使用SRAM结构优化也有助于低功耗化。从逻辑

设计阶段开始支持客户选择最佳的SRAM。

●全面采用UPF/CPF的低功耗设计环境

本公司通过UPF＊1及CPF＊2对电源规格进行一贯管理，支持电

力门控设计和多电源・多电压设计，针对IP的增加使电源设计变

得更加复杂，我们进行RTL仿真、多电源验证及物理设计，提供

整体解决方案。这个解决方案把电源规格分为逻辑规格和物理

规格管理，通过定义逻辑规格，可进行RTL仿真的切断电源验

证。把验证的RTL和电源逻辑规格切换为物理设计，备有定义电

源连接的电源的物理规格，基于这些电源规格（UPF/CPF）进行

物理设计。按上述方式电源规格通过UPF/CPF进行管理，通过

设计流程使用，明确电源规格，可进行高可靠性设计。

＊1：UPF（UnifiedPowerFormat）是用来描述作为IEEEStd.1801IEEEStd.1801标准化的低功耗设计指针的标准规格。

（http://www.ieee.org/）＊2：CPF（CommonPowerFormat）是用来描述已在Si2标准化的低

功耗设计指南的标准规格。（http://www.si2.org/?page=811）

运行方式功能效果

通常运行通常的RAM运行 -

备用运行停止运行功耗为0

休眠数据保存漏电约为1/3＊

关机 SRAM独立切断电源漏电约为1/6＊

＊：取决于SRAM配置

RTL

RTL Simulation

Synthesis

DFT

physicalUPF/CPF

Design Planning

P&R

Verification

Isolation Cell/Level Shifter Insertion

logicalUPF/CPF

电源连接定义

Power Domain定义Power State定义ISO/LS规则定义

Hand-off

Shut-off考虑Simulation

Isolation Cell/Level Shifter插入

Power Switch插入·配置

Power Domain考虑配置·布线

多電源规则检验/多电源考虑Sign-off验证

Custom SoC

35

随着工艺的细微化、电路规模增大以及电路运行的高速化、低功耗化，SoC测试变得更加复杂。为解决这个课题，本公司在压缩扫描电

路、内存BIST、边界扫描电路等DFT基础上，为提高测试质量及成品率，还使用各种DFT技术实现高质量测试。

“本公司实施的DFT技术”

●用于提高测试质量的实际速度、低功耗测试技术

・使用内置于芯片的PLL时钟测试

・抑制测试时电力的测试

●提高成品率的内存冗余缓解处理、故障诊断技术

成品率提高技术：可进行内存冗余缓解处理。

低功耗测试技术：支持抑制测试时的功耗测试。

实际速度测试技术：支持使用片装芯片的PLL时钟的测试。

IO

Memory

LogicPLL

压缩扫描OCC

边界扫描

内存BIST

DFT（Design for Test）技术

Custom SoC

设计技术

36

通过高精度的解析技术和高性能的综合、我们提供布局/布线/高速化技术、低噪设计技术等服务。

●物理考虑综合

随着工艺的微细化发展，电路规模和布线负载增加，逻辑综合时

的估算与布局之间的偏差也在变大。本公司通过从逻辑综合时

开始考虑布局，缩小与实际布局的偏差。以这种方式可以尽早确

认时序的收敛性，缩短开发周期。

●支持UPF及CPF

本公司支持UPF及CPF，基于已进行功能验证的电源规格，进行

物理设计和物理验证。即便对于复杂的低功耗化技术，也可实现

高质量的设计品质。

●考虑多模式・corner的优化

随着工艺的微细化的发展，需要考虑的工艺・电压・温度条件

（corner条件）也在增加。同时为了LSI多功能化和可靠性保证，

运行模式也在增加。本公司物理设计，考虑多个角条件和运行模

式进行了布局/布线/优化。以这种方式就降低了由不同corner

和模式间的冲突引起的时序优化的重复，缩短了开发周期。

●电源网解析・串扰噪声解析

随着微细化和低电压化的发展，LSI内的IR下降（电压降低）和串

扰噪声等引起的延迟变动也变大了。

本公司通过高精度的IR下降和串扰噪声解析，验证对系统运行

的影响。

物理考虑综合

以前的逻辑综合

物理考虑综合

corner条件

多模式·corner优化

时序制约

电源网解析·串扰噪声解析

后端设计

Custom SoC

37

原型制作

本公司客户

芯片封装IO选定

PAD-BALL配置研讨

IR下降/SSO噪音估算

去耦电容电池估算

电特性估算

决定性区域布线研讨

PKG设计Board工艺设计 LSI设计

电特性提取

LSI·PKG验证

LSI制造

电特性提取

Board最终验证

Board制造

原型制作

实际设计

验证

BALL配置/IBIS时序/LSI电源模型



参考设计

反馈

反馈

Board设计制约研讨

信号波形解析

BALL-Board抽斗研讨

旁路电容器配置研讨

电源阻抗分析

决定性区域布线研讨

客户的USB3.1/PCIe-Gen3 波形解析

IBIS-AMIChannel Analysis

Socionext基于LPB协调设计流程开发LSI，实现一次性开发成功的目标。通过参考样本设计，使设计的预计更加准确，同时为了在设计

的各阶段可藉由LPB综合解析实现整体优化，我们准备了DDR4、LPDDR4等MemoryIF和USB3.1、PCle-Gen3等SerDesIF传输通

道解析所需的LSI模型(IBIS、时序机模型、LSI电源模型)。通过这种方式，以前只有在实际设计过程中才能发现的问题，我们在原型制作

的工序中就可以处理。

我们在设计初期，通过向客户提供IBIS、时序模型（参考设计）等，使客户可以进行考虑到波形品质、时序等的传输通道解析。

利用Socionext的独家DCDC转换器建模技术和LPB综合解析技术，能够在噪声解析中显示实机现象。此外，结合CORE电源波动抑制

技术，实现客户电路板的低功率化。

客户的DDR4/LPDDR4 波形/时序解析

考虑到噪声的LPB（LSI-Package-Board）协调设计

DCDC轉換器型號

①100MHz

①100MHz↓

②10KHz ②

10KHz↓③

DC

③DC↓

0us 20us 40usTime ［s］Frequency ［Hz］

Imp

edan

ce ［

ohm］

Vo

ltag

e ［V］

60us 80us 100us

MAX

TYP

MIN

LSI侧阻抗特性 Ball侧Core电源电压

DCDC转换器电感器输出电容 On Board

Decap

LSIPKG

Board

Ball侧LSI侧

操作电流

独家DCDC转换器建模、LPB综合解析技术

LPB综合解析技术

DCDC转换器建模技术

事前研讨结果中实现±50mV

电压波形（Ball侧)±75mV→±50mV的功率降低

功率降低

LCR电路

3.简单模式

2.规格书

1.将复杂的反馈电路2.以规格书为Input3.转换成简单模式的技术

1.反馈电路

CORE电源波动抑制技术

Custom SoC

设计技术

38

事例）焊接连接部分的应力解析

模型

解析结果

粘贴

焊锡凸点

底部填充

LSI

PKG电路板

散热片

仿真我们应用先进仿真技术，并提供最佳封装解决方案。

●结构仿真

通过在封装设计中进行结构仿真，可进行高可靠性的封装提案。

●散热设计仿真

通过热电阻实测与热流体仿真的结合，通过再现产品使用环境来进行高精度热电阻解析。

JEDEC Environment

with FIN+FAN

Thermal Distribution on Chip

with Heatsink TV Case

Model

Profile

●热电阻测定

可根据JEDEC标准的JESD51-14对瞬态热阻进行实际测量。

Custom SoC

39

制造技术·封装

技术和器件产品一览器件产品，提供从90nm到7nm的对应广泛工艺的标准单元库。我们与多个集成电路制造商协作，通过这些制造商所持有的生产能力和

本公司质量管理体制及设计技术能力的优势互补，本公司在先进定制化SoC也在业界保持领先地位。

●标准单元技术器件产品名称电源电压（标准）

7nmFinFETCMOS CS801系列＋0.65V±0.065V/＋0.75V±0.075V



28nmMetal门CMOS CS407系列＋0.8V±0.08V/＋0.9V±0.09V

28nmMetal门CMOS CS405系列＋0.9V±0.09V

40nmSi门CMOS CS302系列＋1.1V±0.1V

55nmSi门CMOS CS251系列＋1.2V±0.1V

65nmSi门CMOS CS201系列＋0.9～＋1.3V（支持宽范围）

90nmSi门CMOS CS101系列＋0.9～＋1.3V（支持宽范围）

先进流程

●门电路规模比较 ●功耗比较

10M 100M 1G1M

搭载门数

40nm CS302

28nm CS405/CS407

55nm CS251

65nm CS201

90nm CS101

16nm CS602

12nm CS661

7nm CS801

：纵轴以CS101的Total Power（Dynamic成分和Leakage成分之和）为基准的各技术对比

90nm 65nm 55nm 40nm 28nm 16nm 12nm 7nm

CS101

CS201

CS251

CS302

CS405

CS407

CS602

CS661CS801

Total P

ower ratio ＊

1.0

0.1

0.05

technology node

Custom SoC

制造技术•

封装

40

封装阵容通过与国内外OSAT（OutsourceAssemblyand测试：后工序的组装委托方）的伙伴关系，提供技术、成本、质量、可靠性性能很出色

的封装。

封装体系我们提供广泛的从高性能的高端客户产品到面向一般客户的高性价比封装。

搭载内存

P·TEBGA

应用程序

服务器·网络

电视·MFP

自动化

高集成化

常规技术下一代技术

FBGA·FCCSP

WL-CSP

LQFP/QFN

FCBGA

P·TEBGA

FBGA

SiP / Module

POP

SiP

Module

搭载部件

内置部件

多总线内存

中间基板POP

FCBGA Si-光电子学

宽频带

高集成化(模拟SoC)

FO-Package

电特性

薄型化

多总线内存

FO-POP

移动、IoT

＊FO : Fan Out＊POP : Package On Package

2.xD/3D

大容量多总线内存

* : 参考值。热电阻值会因芯片大小、封装规格等而有所变化，请单独咨询。

面向民生

面向高端

FC-CBGA

封装结构封装类型

7～服务器、高速大容量网络

等

FA、办公设备医疗、保健

卫星广播、数码电视机顶盒数字标牌

等

移动设备数码静止相机手提摄像机运动相机无人驾驶机安全设备可穿戴设备

等

7～

13～

15～

17～60

20～40

25～60

用途例热电阻Θja*（℃ /W）

FC-PBGA（Low loss tanδBU）

9～FC-PBGA（Conventional）

TEBGA

PBGA

FBGA

FCCSP

QFN

WL-CSP

15～100LQFPTEQFP

先进封装

・DesignExpress、Cedar、PLACATE、CoolAdjust是株式会社Socionext的商标。

・Arm is the registered trademark of Arm Limited in the EU and other countries.・AMBA, Arm1176JZF-S, Arm7TDMI-S, Arm926EJ-S, Arm946E-S, ETM11, Cortex are the trademarks of Arm　Limited in the EU and other countries. ・HDMI、HDMI 标志及High-Definition Multimedia Interface是HDMI Licensing LLC 的商标或注册商标。

其他公司名和产品名是各公司的商标或注册商标。

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定制化soc（asic）...测试设计 os移植 启动开发程式 驱动器开发 应用程式开发...

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