第 1 章可编程逻辑器件的硬件结构及其开发流程

YANGTZE NORMAL UNIVERSITY

第 1 章可编程逻辑器件的硬件结构及其开发流程


可编程逻辑器件 PLD 的定义

逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门（ 74LS00， 74LS04 等），在此基础上可实现复杂的时序和组合逻辑功能。

可编程逻辑器件（ PLD －－ Programmable Logic Device ）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。


清华大学电机系唐庆玉

2003年 11月 15 日编

PLD 类型（ 1） PROM（ Programmable ROM ）

（ 2） PLA （ Programmable Logic Array 可编程逻辑阵列）

（ 3） PAL （ Programmable Array Logic 可编程阵列逻辑）

（ 4） GAL（ Generic Array Logic 通用阵列逻辑）

（ 5） CPLD （ Complex PLD ）

（ 6） FPGA（ Field Programmable Gate Array 现场可编程门阵列）

最复杂

简单

较复杂

YANGTZE NORMAL UNIVERSITY门电路符号中美对照表&

≥1

1

&

≥1

=1

与

或

非

与非

或非

异或


PLD 的逻辑表示方法

固定连接编程连接不连接

熔丝或其他开关器件

PLD的逻辑表示方法及图形符号

YANGTZE NORMAL UNIVERSITYPLD 的图形符号

缓冲门 A AA

相当于&

1A

A

A

ABC

Y与门 AY&B

C

ABC

Y或门A

Y1B

C

ABC

YA

Y&B可编程连接或不连接


实现的函数为：

BABAF 1 BABAF 2 BAF 3


（ 1 ）与固定、或编程： ROM和 PROM

（ 2 ）与或全编程： PLA

（ 3 ）与编程、或固定： PAL、 GAL

1. 与固定、或编程：与阵列全固定，即全译码； ROM和PROM

PLD 基本结构大致相同，根据与或阵列是否可编程分为三类：PLD的结构


清华大学电机系唐庆玉

2003年 11月 15 日编

PLA 的内部结构及编程

AND 阵列可编程 OR 阵列可编程

O2 O1 O0

I2 I1 I0

输出

输入

YANGTZE NORMAL UNIVERSITY用 PLA 实现三八译码器

A2 A1 A0

0 0 0 只 =0Y0

0 0 1 只 =0Y1

1 1 1 只 =0Y7

输出三八译码器真值表

0120 AAAY

0121 AAAY

0127 AAAY ……

A2 A1 A0

Y0 Y1 Y7

A2

A1

A0

A2

A1

A0


3. 与编程、或固定：代表器件 PAL（ Programmable Array Logic ）和 GAL（ Generic Array Logic ）。，

这种结构中，或阵列固定若干个乘积项输出，见下图。

YANGTZE NORMAL UNIVERSITY例写出 PAL（ GAL ）阵列输出 X 的表达式

英文教材《数字电子技术》习题选编清华大学电机系唐庆玉

2002年 9月 16 日 X

A B C CBA

×

×

×

×

×

×

×

×

BCBCACBAX

BCCBCACB

CACBB

将此式化简

YANGTZE NORMAL UNIVERSITY例： Y=AB C ，用 PAL（ GAL ）阵列实现该式。

CBAABCCBACBA

CBAABCBABA

CBACBA

CBAX

)()(

)()(

英文教材《数字电子技术》习题选编清华大学电机系唐庆玉

2002年 9月 16 日X

A CB

×

×

×

×

×

×

×

××

×

×

×

YANGTZE NORMAL UNIVERSITYGAL 结构

GAL 器件（通用阵列逻辑， Generic Array Logic)与 PAL 器件的区别在于用可编程的输出逻辑宏单元（ OLMC ）代替固定的或阵列。可以实现时序电路。

逻辑宏单元

OLMC

YANGTZE NORMAL UNIVERSITYGAL 器件的 OLMCOutput Logic Macro Cell

每个 OLMC 包含或阵列中的一个或门

组成：异或门：控制输出

信号的极性 D 触发器：适合设

计时序电路 4 个多路选择器

输出使能选择

反馈信号选择

或门控制选择输出

选择

YANGTZE NORMAL UNIVERSITYCPLD 内部结构（ Altera的MAX7000S 系

列）逻辑阵列模块 I/O 单元

连线资源

逻辑阵列模块中包含多个宏单元


宏单元内部结构

乘积项逻辑阵列

乘积项选择矩阵

可编程触发器


可编程的 I/O 单元

能兼容 TTL和 CMOS 多种接口和电压标准可配置为输入、输出、双向、集电极开路和三态等形

式能提供适当的驱动电流降低功耗，防止过冲和减少电源噪声支持多种接口电压（降低功耗）

1.2～ 0.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V


可编程连线阵列 (PIA)

在各个逻辑宏单元之间以及逻辑宏单元与 I/O单元之间提供信号连接的网络

CPLD 中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。

YANGTZE NORMAL UNIVERSITY 管脚数目：

208 个电源：

3.3V（ I/O ） 2.5V （内核）

速度 250MHz

内部资源 4992 个逻辑单元 10 万个逻辑门 49152 bit的 RAM


查找表 LUT与 FPGA实际逻辑电路 LUT 的实现方式

a,b,c,d 输入逻辑输出地址 RAM 中存储的内容

0000 0 0000 0

0001 0 0001 0.... 0 ... 0

1111 1 1111 1

N 个输入的逻辑函数需要 2 的 N 次方的容量的SRAM 来实现，一般多个输入的查找表采用多个逻辑块级连的方式


FPGA 结构 (Altera Cyclone series)


LAB LE

LE1

LE2

LE3

LE4

LE5

LE6

LE7

LE8

LE10

LE9

LE1

LE2

LE3

LE4

LE5

LE6

LE7

LE8

LE10

LE9

4

4

4

4

4

4

4

4

4

4

控制信号

局部互连

LAB输入信号

LUT链和

寄存器链

LE反馈信号连线

FPGA 中的逻辑阵列块（ LAB ）


查找表逻辑结构

图 3-32 FPGA 查找表单元

查找表LUT

1输入

2输入

3输入

4输入

输出

000

00

1010

00

00

10

1

16× 1RAM

A输入 B输入 C输入 D输入

查找表输出

多路选择器

图 3-33 FPGA 查找表单元内部结构


FPGA 中的嵌入式阵列（ EAB ）

可灵活配置的 RAM 块用途

实现比较复杂的函数的查找表，如正弦、余弦等。可实现多种存储器功能，如 RAM， ROM ，双口 RAM， FIFO， Stack 等

灵活配置方法： 256×8 ，也可配成 512×4


嵌入式阵列块 EAB（ Embedded Array Block ）

参见原图


FPGA 的快速互联通道


小结 -PLD 器件的优点

集成度高，可以替代多至几千块通用 IC 芯片极大减小电路的面积，降低功耗，提高可靠性

可以反复地擦除、编程，方便设计的修改和升级灵活地定义管脚功能，减轻设计工作量，缩短系统

开发时间具有完善先进的开发工具

提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性

保密性好


PLD 的发展趋势

向高集成度、高速度方向进一步发展最高集成度已达到 400 万门

向低电压和低功耗方向发展， 5V3.3V2.5V1.8V更低

内嵌多种功能模块 RAM， ROM， FIFO， DSP， CPU

向数、模混合可编程方向发展


CPLD与 FPGA 的区别CPLD FPGA

内部结构 Product－ term Look－ up Table

程序存储内部 EEPROM SRAM ，外挂 EEPROM

资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源－ EAB ，锁相环保密性可加密一般不能保密


FPGA 采用 SRAM 进行功能配置，可重复编程，但系统掉电后， SRAM 中的数据丢失。因此，需在 FPGA外加 EPROM ，将配置数据写入其中，系统每次上电自动将数据引入 SRAM 中。 CPLD 器件一般采用 EEPROM 存储技术，可重复编程，并且系统掉电后， EEPROM 中的数据不会丢失，适于数据的保密。


FPGA 器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个 LAB 结合起来实现。 CPLD 的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。


FPGA 为细粒度结构， CPLD 为粗粒度结构。 FPGA 内部有丰富连线资源， LAB分块较小，芯片的利用率较高。 CPLD 的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此 CPLD利用率较 FPGA 器件低。


FPGA与 CPLD 的区别 FPGA 为非连续式布线， CPLD 为连续式布

线。 FPGA 器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。 CPLD 每次布线路径一样， CPLD 的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。 CPLD 的延时较小。


JTAG ：起源1. 随着 IC 技术的发展， PCB越来越复杂，尤其是

SMD 器件 (surfacemount packaging device) 的大量使用， PCB 面积越越小。

2. 传统测试方法难以使用1. external test probes （外部测试探针）2. “bed-of-nails” test fixtures （针床测试设备）

1980年， JTAG（ the Joint Test Action Group ）组织提出了一种新的测试方案


JTAG ：功能有 3 个功能：1. 内部测试一 IC 内部的逻辑测试2. 外部测试一 IC 间相互连接的测试（ PCB 线

路测试）3. 取样测试一 IC 正常运行时的数据取样测试

现在， JTAG 电路和接口被广泛用于芯片的代码下载。


JTAG ：结构定义了一种 boundary-scan testing 方法，在

IC 芯片中增加实现这种测试的电路。该方法后来成为 IEEE1149.1 标准图示：


JTAG 接口的信号定义引脚描述功能

TDI 测试数据输入 (Test Data Input)

测试指令和编程数据的串行输入引脚。数据在 TCK的上升沿移入。

TDO 测试数据输出 (Test Data Output)

测试指令和编程数据的串行输出引脚，数据在 TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。

TMS 测试模式选择 (Test Mode Select)

控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须在 TCK的上升沿到来之前稳定。

TCK 测试时钟输入 (Test Clock Input)

时钟输入到 BST 电路，一些操作发生在上升沿，而另一些发生在下降沿。

TRST 测试复位输入 (Test Reset Input)

低电平有效，异步复位边界扫描电路(在 IEEE 规范中，该引脚可选)。


FLEX 10K 等器件的 JTAG 电路


PLD 器件的配置与编程何谓配置和编程？

将 VHDL 代码形成的文件写入 PLD 器件的过程

配置（ configure ）和编程 (program) 的区别 Program ：对 flash 或者 EEPROM 工艺的配置

芯片或者 PLD 器件进行写入的过程 Configure ：对 SDRAM 工艺的 FPGA写入数据必须每次上电后均要进行一次，编程文件保存在配置芯片中，上电时从编程芯片下载到 FPGA 中


CPLD 器件可独立使用，无需其他编程芯片，直接通过 JTAG 接口或其他接口进行编程

FPGA 器件不能独立使用（调试时可以），需要和配置芯片一起使用，在生产时，代码写入配置芯片中，应用时，加电后代码自动从配置芯片写入 FPGA 中


编程与配置方法

JTAG 方式的在系统编程 CPLD


图 3-49 多 CPLD 芯片 ISP 编程连接方式


使用 PC 并行口配置 FPGA ( 调试时应用 )


应用 EPCS 器件配置 FPGA 的电路原理图


用单片机 89C52 进行配置


3.7.5 使用 CPLD 配置 FPGA

使用单片机配置的缺点：

1 、速度慢，不适用于大规模 FPGA 和高可靠应用；

2 、容量小，单片机引脚少，不适合接大的 ROM以存储较大的配置文件；

3 、体积大，成本和功耗都不利于相关的设计。


大的 PLD生产厂家www.altera.com

最大的 PLD 供应商之一www.xilinx.com

FPGA 的发明者，最大的 PLD供应商之一

www.latticesemi.com ISP 技术的发明者

www.actel.com 提供军品及宇航级产品


Altera公司的 PLD 器件综述1. PLD 器件

MAXII

2. 主流 FPGA 产品 Cyclone CycloneII Stratix

3. FPGA 配置芯片配置 EEPROM Cyclone 专用配置器件

4. 早期器件，大部分已经停产


MAX II

1. 新一代 PLD 器件， 2004年底推出2. 0.18um falsh 工艺，3. 采用 FPGA 结构 , 配置芯片集成内部和普通 PLD 一样上电即可工作。


Cyclone （飓风）1. Altera 中等规模 FPGA， 2003年推出，2. 0.13um 工艺 ,1.5v 内核供电，3. 与 Stratix 结构类似，4. 低成本 FPGA ，目前主流产品，


CycloneII ：1. Cyclone 的下一代产品， 2005推出2. 90nm 工艺， 1.2v 内核供电，3. 属于低成本 FPGA ，性能和 Cyclone相当，4. 提供了硬件乘法器单元


Stratix ：1. altera 大规模高端 FPGA,2002年中期推出，2. 0.13um 工艺， 1.5v 内核供电。3. 集成硬件乘加器 ,

4. 芯片内部结构比 Altera 以前的产品有很大变化。


StratixII:

1. Stratix 的下一代产品， 2004年中期推出，2. 90um 工艺， 1.2v 内核供电，3. 大容量高性能 FPGA


配置 EEPROM

1. 用于配置 SRAM 工艺 FPGA的 EEPROM ，2. EPC2 以上的芯片可以用电缆多次擦写


Xilinx公司的 PLD 器件综述1. 主流 PLD 产品

XC9500； XC9500XL/XV: CoolRunner-II ：

2. 主流 FPGA 产品 Spartan IIE ； Spartan II ； Spartan Spartan-3/3L ； Spartan-3E ： Virtex-II pro ； Virtex-4 ； Virtex-II

3. 配置器件 XCF01/02/04/08/16/32 系列 XC18V01/ 02/04 系列（早期产品） XC17V01/ 02/04 系列（早期产品）

目前主流产品


Lattice公司的 PLD 器件综述

1. 主流 PLD 产品 MachXO: ispMACH4000V/B/C/Z

2. 主流 FPGA 产品： LatticeEC/ECP ： LatticeXP:

3. 数模混合产品 ispPAC ispPAC－ Power

YANGTZE NORMAL UNIVERSITY基于 CPLD/FPGA的 EDA 设计流程

图 2-1 应用于 FPGA/CPLD的 EDA 开发流程


STEP 1 设计输入 ( 原理图／ HDL 文本编辑 )

1. 图形输入

状态图输入波形图输入原理图输入

在 EDA 软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL 文本输入

将使用了某种硬件描述语言 (HDL) 的电路设计文本，

如 VHDL或 Verilog 的源程序，进行编辑输入。


STEP 2 综合整个综合过程就是将设计者在 EDA 平台上编辑输入的 HDL 文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。

STEP 3 适配

将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如 JEDEC、 Jam格式的文件。


STEP 4 时序仿真与功能仿真

时序仿真

接近真实器件运行特性的仿真

功能仿真

直接对 VHDL 、原理图描述或其他描述形式的逻辑功能进行测试模拟

STEP 5 编程下载

STEP 6 硬件测试


常用 EDA工具 1 设计输入编辑器

2 HDL 综合器 FPGA Compiler II、 DC-FPGA 综合器、 Synplify Pro 综合器、 LeonardoSpectrum 综合器和 Precision RTL Synthesis 综合器

3 仿真器 VHDL仿真器 Verilog仿真器

Mixed HDL仿真器其他 HDL仿真器 4 适配器

5 下载器

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