chapter 8 數位電路

99

11

55

6677

+

55

+

77

22 3388 77

66

55331111 ++4444

11

11

3-2+1=

?

Chapter 8數位電路

四技一年級下學期授課教師：任才俊

電子電路與實習

77

22 88 66 55 331111 4444

數位反相器

數位反相器的電路符號

Vi Vo

假設 VH 代表數位電路的高電位，而 VL 代表低電位，則反相器的功能是將輸入信號反相：

當 Vi = VH ， Vo = VL 。

當 Vi = VL ， Vo = VH 。

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典型的反相器輸入電壓與輸出電壓的關係圖，稱為電壓轉換曲線 (Voltage Transfer Curve, VTC)

VOL VIL VIH VOH

Vi

VOL

VOH slope = 1

slope = 1

Vo

1. VOL ：正常低電位輸出電壓，對應輸入電壓 Vi = VOH 。

2. VOH ：正常高電位輸出電壓，對應輸入電壓 Vi = VOL 。

3. VIL ：可容許之最大低電位輸入電壓。

4. VIH ：可容許之最小高電位輸入電壓。

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VIH 及 VIL定義為 VTC 中斜率等於 – 1 所對應的兩個輸入電壓。

當或，反相電路皆能正確將輸入電壓反相。

當則進入模糊區間，此時反相電路無法將輸入電壓正確反相，是實際應用時必須避免發生的情況。

i ILV Vi IHV V

IL i IHV V V

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雜訊邊距低電位雜訊邊距 (low-level noise margin) ：

高電位雜訊邊距 (high-level noise margin) ：

實用上 NMH 及 NML 愈大，表示電路愈不容易受雜訊影響，即電路愈穩定。

L IL OLNM V V

H OH IHNM V V

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傳輸延遲

tPHL tPLH

VOL

VOH

(VOH+VOL)/2

VOL

VOH

Vi

t

1. tPHL (high-to-low propagation d

elay) ：輸入方波信號轉換電壓後，直到輸出信號由高電位 (VOH) 下降至所需的時間。

2. tPLH (low-to-high propagation d

elay) ：輸入方波信號轉換電壓後，直到輸出信號由低電位 (VOL) 上升至所需的時間。

( )

2OH OLV V

( )

2OH OLV V

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傳輸延遲整體電路的傳輸延遲 (tp) 則取其平均值：

tp愈小代表元件的反應速度愈快，表示單位時間內能處理的資料量愈大。

2PHL PLH

P

t tt

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功率損耗靜態功率損耗 (static power consumption) ：是指輸出端穩定地處於高電位或低電位時，電路所消耗的功率。

動態功率損耗 (dynamic power consumption) ：是指輸出端在高低電位轉換期間，電路所消耗的功率。

CMOS 反相器的靜態功率損耗為零，是它的一大優點。

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延遲－功率乘積 (delay-power product) ：

這個參數讓工程師能以客觀的方式，來比較不同電路在速度及功率兩方面合併考量下的優劣。因此以新的技術或設計降低 DP 值才是工程師努力的方向。

PDP t P

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簡單 FET 反相器

由一顆 N-channel FET 加一電阻 R 所組成：

Vi

Vo

R

VDD 1. 當 Vi = VDD( 高電位 ) 時， FET

導通且工作在 triode mode ，等效上像一顆電阻 (RON) 。假如

2. 當 Vi = 0V( 低電位 ) 時， FET 處於 cutoff mode ，

ONRR

0ONo DD

ON

RV V

R R

0DI

o DD D DDV V I R V

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Vi

Vo

R

VDD

Vi

Vo

R

VDD

I

C

當 Vi = VDD 時， Vo 0V ，此時電路消耗的功率為：

而當 Vi = 0V 時， ID = 0 ，電路不消耗功率， POFF = 0 。故其平均消耗功率為：

另一方面當 Vi 由 VDD 轉變為 0V ，使得 Vo 由 0V 轉變為 VDD 時，由於輸出端存在寄生電容 (C) ， VDD 經由 R 向 C 充電，顯然 R 愈大充電時間愈長，即 Vo 由 0V 上升至 VDD 的時間愈長，造成轉換速度變慢。

2DD

ONV

PR

2

2 2DDON OFFP P V

PR

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從功率損耗上考量，我們希望 R 愈大愈好；從速度上考量，我們希望 R 愈小愈好；所以 FET 反相器在實用上卻面臨功率損耗和速度兩者無法兼顧的困境。

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天才設計 -CMOS 反相器由 N-channel MOSFET 及 P-channel MOSFET 組合而成，兩者具有互補作用，故稱為Complementary MOS(CMOS) 。

VDD

Qp

Vo

Qn

Vi

用一顆 P-channel MOSFET 取代簡單反相器中的 R

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CMOS 反相器的工作原理：當 Vi = VDD 時， Qn 導通 Qp 不導通， Qn 等效上像一顆電阻 RON ，但由於 Qp 不導通，所以：

當 Vi = 0V 時， Qp 導通 Qn 不導通， QP 導通時等效上像一顆電阻 RON，但由於 Qn 不導通，所以：

0

0

Dn Dp

o Dn ON

I I

V I R

0Dn Dp

o DD DP ON DD

I I

V V I R V

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當 Vi = VDD時， Qn導通但 Qp不導通，故電源不需提供任何電流，即功率損耗為零。

當 Vi = 0V 時， Qp導通且 Qn不導通， VDD經由 Qp

向輸出端寄生電容 C 充電。由於 Qp 的 RON 很小，故充電速度很快。

所以 CMOS 在功率損耗和速度兩方面都很理想。

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CMOS 反相器特性

電壓轉換曲線

VOH = VDD

VOL = 0VIL VIH VDD

Vi

Vo

slope = 1

slope = 1

假設使用 enhancement-type的 MOSFET ， Vtn 及 Vtp 分別表示 Qn 及 Qp 的臨界電壓(Vtn 為正值， Vtp 為負值 ) 且 V

tn = |Vtp| = Vt 。 Qn ： VGS = Vi

VDS = Vo

VGS,eff 　 = Vi Vt

QP ： VSG = VDD Vi

VSD = VDD Vo

VSG,eff 　 = VDD Vi Vt

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電壓轉換曲線理論上我們可以算出在 VTC 上斜率為 1 所對應的兩個輸入電壓，即 VIL 及 VIH ；而正常的輸出高低準位分別為 VOL及 VOH ：

3 2

85 2

8

DD tIL

DD tIH

V VV

V VV

0OL

OH DD

V V

V V

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雜訊邊距：

CMOS 反相器在高低電位有相同的雜訊邊距

3 2

83 2

8

DD tL IL OL

DD tH OH IH

V VNM V V

V VNM V V

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靜態功率損耗：當 Vi = 0V ， Vo = VDD，沒有電流由 power supply流出，所以 P = 0 。

當 Vi = VDD ， Vo = 0V ，由於 Qp 不導通，同樣沒有電流由 power supply 流出，故 P = 0 。

所以不管輸出電壓在高電位或低電位，整個電路不消耗任何功率，因此靜態功率損耗為零。

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動態功率損耗：

VDD

Qp

Vo

CQn

Vi

1. 當 Vi 由 VDD 變為 0V 時， Qp

導通而 Qn 不導通，所以電源經由 Qp 向電容 C 充電，直到 Vo =

VDD 為止。此時儲存在 C 上的電荷量為：

2. 每一次轉換期間 (Vo 由 VL VH

VL ) ，則皆由電源流出 q = C

VDD 的電荷。假如反相器每秒鐘平均轉換次數為 f ，則轉換平均週期為：

DDq C V

1T

f

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平均在 T 時間內有 q = CVDD的電荷由電源流出，故電源的平均電流為：

所以平均功率損耗為：

單位時間內轉換次數愈頻繁，則 CMOS反相器所消耗的功率愈高。

DDCVqI

T T

22DD

DD DD

CVP V I f CV

T

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傳輸延遲：

VDD

Qp

Vo

CQn

Vi

CMOS 反相器的傳輸延遲和輸出端的等效電容 C 有關，而 C 的大小和外接邏輯閘的個數有關。假設 CMOS 反相器外接 n 個邏輯閘並且每個邏輯閘的輸入端寄生電容皆相同，則 C 可以表示為：

Cout ：反相器本身輸出端的寄生電容量Cin ：每個外接邏輯閘輸入端的寄生電容量

C = Cout + n Cin

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傳輸延遲 (tp ) ：

tp = 0.5(tPLH tPHL)

=

tp 與 VDD 成反比而與 C 成正比，即 VDD 愈高充電速度愈快， C 愈大充電速度愈慢。但是 VDD

愈高則功率損耗愈大，所以功率與速度之間必須適當取捨。

2

1 1( )

2 (1.75 3 )DD n p

C

V k k

其中 Vtn = DDtp V|V|

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延遲－功率乘積 (DP) ：

DP 和 C2成正比，並隨 f 及 VDD上升而增加。由於數位電路的工作頻率 f 愈來愈高，欲降低 DP值必須降低 VDD ，所以低電壓一直是 IC 設計努力的方向。

2

2

1 1( )

2(1.75 3 )DD

pn p

f C VDP t P

k k

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一個數位邏輯閘的輸出端所外接邏輯閘的個數稱為扇出數 (fanout) 。

以 BJT 邏輯閘為例，外接邏輯閘會影響輸出電壓，若外接邏輯閘個數太多的話，會造成邏輯功能不正確，所以通常存在一個最大的扇出數 (maximum fanout) 。

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CMOS 邏輯閘的輸入端是絕緣體 (IG = 0) ，所以外接邏輯閘不會影響輸出電壓，因此理論上CMOS 邏輯閘的 fanout 可以趨近無限大

對於 CMOS 來說，當外接的邏輯閘數量增加時，輸出端的等效電容 C 隨之增加，結果 tPHL

及 tPLH 也隨之上升，造成速度下降。

所以實用上隨不同的速度要求而定， CMOS邏輯閘的扇出數仍有所限制。

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CMOS 邏輯電路CMOS 反或閘 (NOR gate)

VDD

A

BY

A B

1. 當 A = VH 或 B = VH 時， Y =

VL 。

2. 當 A = VL 且 B = VL 時， Y =

VH 。

3. 其邏輯功能為：

Y A B

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CMOS 反及閘 (NAND gate)

1. 當 A = VH 且 B = VH 時， Y = VL 。

2. 當 A = VL 或 B = VL 時， Y = VH 。


VDD

BA

Y

A

B

Y A B

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互斥或閘 (XOR gate)

1. 當 (A = VH ， B = VL) 或 (A = V

L ， B = VH) ， Y = VH 。

2. 當 (A = VL ， B = VL) 或 (A = V

H ， B = VH) ， Y = VL 。


VDD

A

Y

B

B

A

Y A B A B

A_

A_

B_

B_

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傳輸閘邏輯電路將 FET 類比開關應用在數位邏輯上：

B

YS2

S1

A

A

B

1. 當 B = 1 ， S2 閉合而 S1 打開，所以輸出，即 Y 的準位由輸入信號所決定。

2. 當 B = 0 ， S1 閉合而 S2 打開，所以輸出 Y = A 。


AY A

Y A B B A

_

_

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利用傳輸閘邏輯來完成 XOR 的功能：B

Y

A

B

Y A B B A

S1 及 S2 用類比開關來取代，結果成為左圖的傳輸閘邏輯電路，結構顯然比之前用 CMOS反相器的組合簡單。邏輯功能為：

A_

B_

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反相器的應用環型振盪器 (ring oscillator)

1. 利用反相器存在傳輸延遲，使得 Vo 無法隨 Vi 瞬間改變的特性，我們可以串接奇數個 (n 3) 反相器成為一個環型振盪器，以產生穩定的方波信號。

2. 如左圖，將三個反相器串接並將第三個反相器的輸出端接回第一個反相器的輸入端，形成一個迴路。這個迴路會自然產生方波信號。

V1 V2 V3

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假設迴路中有 n 個反相器 (n 為奇數且 n 3) ，所得到方波信號的週期及頻率分別為：

所以在 tp固定的情況下，利用 n 可以控制頻率，故 ring oscillator 是 IC 中產生方波信號的簡便方法。

2 pT nt

1

2 p

fnt

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BJT 轉換特性數位電路的應用上主要將 BJT 工作在 cutoff及 saturation 兩個 mode

VCC

RC

Vo

Vi Q

由於 PN-junction 內部的電容效應，使得 BJT無法瞬間由 cutoff mode轉換至 saturation mode ，反之亦然。

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VBE +電子流動方向

n+ p n

VCE

+

當 Vi = VCC ， BJT 處於 saturation

mode 時，其 Base 充滿大量由 Emitter 而來的自由電子，此時 Base 類似一個儲存電荷的電容，當 Vi 瞬間由 V

CC 降為 0V 時，原本累積在 Base 上的電荷並不會馬上消失，必須等待儲存電荷清除之後， BJT 才會轉變至 cutoff mode ，使得 Vo = VCC 。這段時間稱為儲存時間 (storage time, ts) 。

當 Vi 由 0V 變成 VCC 時，由於 B-E

界面的電容效應， BJT 無法瞬間由 cutoff mode 轉換至 saturation mode 。必須等到 B-E 界面電容充電完成後，BJT 才真正進入 saturation mode 。這段時間延遲便是 td 。

一般而言 ts >> td ，所以如何降低 ts 成為BJT 數位電路設計上的重要考慮。

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簡單 BJT 反相器由一顆電晶體和一顆電阻所組成的電路

VCC

RC

Vo

Vi Q

1. 當 Vi = VH = VCC ， Q 導通且工作於 saturation mode ，

2. 當 Vi = VL = 0.2V ， Q 不導通，IC = 0 ，

由於電阻 RC 的緣故，簡單 BJ

T 反相器面臨功率損耗和切換速度兩者無法兼顧的問題。

( ) 0.2( )o CE satV V V

o CC C C CCV V I R V

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在 Vi = VCC 的情況下， VCC 直接跨在 B-

E界面，可能造成 BJT 因電流過大而燒燬，所以利用一顆額外的電阻 RB隔離 V

i 及 B極。使 B極電壓 VB約等於 0.7V 。VCC

RC

Vo

Vi Q

RB

左圖的 BJT 數位電路，主要由電阻和電晶體所組成，稱為 Resistor-Transistor Logic (RTL)

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Resistor-Transistor Logic (RTL)當 Vi = VCC時：

必須適當選擇 RB 和 RC ，才能使 BJT 工作在 saturation mode 。所以：

( )

0.7

0.2

i BE CCB

B B

CC CE sat CCC

C C

V V V VI

R R

V V V VI

R R

CB

II

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TTL 邏輯電路TTL inverter 的標準電路

VCC = 5V

R2 1.6KR3

ViQ4

Q3

Q2

DVo

Q1

R1

R4 130

4K

1K

當 Vi = VH ，各個電晶體的工作模式為：Q4 ： inverse active mode

Q3 ： saturation mode

Q1 ： saturation mode

Q2 ： cutoff mode

D ： OFF

當 Vi = VL( 假定 VL = 0.2V) ，各電晶體工作模式為：Q4 ： saturation mode

Q3 ： cutoff mode

Q1 ： cutoff mode

Q2 ： active mode

D ： ON

VBE(ON) = 0.7V

VCE(sat) = 0.2V

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當 Vi = VH， IIH 14.5A 是一個很小的電流，而 I

IH是由前級電路所提供。換句話說， Q4可以降低前級電路的輸出電流，因此增加前級電路的 fanout (前級電路亦為 TTL) 。

當 Vi = VH ， VC4 = 1.4V 。當 Vi 由 VH 轉變為 VL

的瞬間，由於寄生電容效應所以 VC4暫時仍維持在 1.4V ，此時 Q4處於 active mode ，造成大量電流流出 Q3 的 B極，使 Q3迅速由 saturation mode轉為 cutoff mode ，有效降低 storage time(ts) 。

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當 Vi = VL， Vo = VH。當 Vi由 VL轉變為 VH 的瞬間，由於寄生電容效應使 Vo仍暫時維持在高電位，此時 Q1

處於 active mode 。由於 Q1的 B極電流很大 (2.64mA) ，造成很大的 IC(IC = IB) ，可以很快將輸出端寄生電容累積的電荷放電，使 Vo迅速由高電位降為低電位。

在正常情況下， Q2在 active mode 與 cutoff mode 間作切換，所以沒有 ts的問題，可以快速轉換。 ( 這是採用此結構的重要因素 )

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Q2 和 Q1 導通時分別將 Vo 提高及拉低，分別稱為 pull-up transistor 及 pull-down transistor 。這種作法稱為 active pull-up 及 active pull-down ，乃是用主動元件 ( 電晶體 ) 來達成電位改變的設計方法，如此可以加速輸出電位的轉換。

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TTL 特性電壓轉換曲線

Vo

3.7V

2.7V

0.1VVi(V)

0.5 1.2 1.4

在輸出端不接任何邏輯閘的情況下：

VOH 3.7V ， VOL 0.1V

VIH 1.4V ， VIL 0.5V

NML = VIL – VOL = 0.4V

NMH = VOH – VIH = 2.3V

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市售標準的 TTL IC 其規格為： ( 在輸出端外接十個邏輯閘的情況下 ) ：

由此可以看出 TTL 的特性不及 CMOS那麼好。

VOH = 2.4V， VOL = 0.4V

VIH = 2V， VIL = 0.8V

NML = VIL – VOL = 0.4V

NMH = VOH – VIH = 0.4V

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TTL族群：市面上常見的標準 TTL 積體電路有編號 54 xx(54-系列 ) 及編號 74 xx(74-系列 ) 兩個系列。

由於標準 TTL 的特性不是很好，所以許多類似的 TTL 電路陸續被設計出來，以得到更快的速度或更小的功率損耗。

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ECL 邏輯電路Emitter-Coupled Logic(ECL) 設計主要源於一個很特別的「瓜分電流」的觀念。

VCC

R1 R2

Vo

S1 S2

Io

S1 和 S2 為開關。假設流經 R1 、R2 的電流分別為 I1 和 I2 ，則：

1. 若 S1“close” ， S2“open” ，則：

2. 若 S1“open” ， S2“close” ，則：

I1 = Io ， I2 = 0 Vo = VCC I2R2 = VCC ( 高電位 )

I1 = 0 ， I2 = Io Vo = VCC IoR2 ( 低電位 )

I1 I2 = Io

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用兩顆 BJT 來取代兩個開關 S1&S2：

VCC

R1 R2

Vo

Io

V2V1 Q1 Q2

由於 Q1 和 Q2 的射極接在一起，且在 active mode 時 IC 對 VBE 非常敏感，假設流經 R1 、 R2 的電流分別為 I1 和 I2 ：

1. 當 V1 比 V2稍大一點 (V1 V2 > 0.1

V) ，所有電流幾乎都被 I1拿走：

2. 當 V1 比 V2稍小一點 (V2 V1 > 0.1

V) ，所有電流幾乎都由 I2 分走： I1 0， I2 Io

Vo= VCC IoR2(VL)

I1 Io， I2 0

Vo VCC (VH)

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此處兩顆 BJT 工作在 active mode 或 cutoff mode ，故有極快的切換速度。

Vo 由兩個輸入電壓差 (V1 – V2 ) 所決定，而更重要的是：輸出端的高低電壓差 (VH VL =

IoR2) 是由電流源及電阻決定，而非由電晶體的 VCE所決定。

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ECL 反相器

RC1RC2220 245

R1 907Q4

Vo

Q3VRQ2

Q1Vi

R3 6.1K

D1

D2

R2

RE 779

VEE(5.2V)

1. (Q1 ， Q2 ， RC1 ， RC2 ，RE) 所組成的差動對是主要電路。

2. (Q3 ， D1 ， D2 ， R1 ， R

2 ， R3) 是提供參考電壓VR 的輔助電路。

3. Q4 則是為了提供穩定輸出電壓的輔助電路。

ECL採用負電源 (0V/5.2V) ，以此可有效降低雜訊影響。

4.98K

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ECL 邏輯電路ECL 反相器—主要利用 Q1、 Q2組成的差動電路來達成。 Vi 是輸入電壓而 VR 是固定的參考電壓。

假設 Io 為流經 RE 的電流：

1. 當 Vi VR > 0.1V ，所有電流幾乎都流向 Q1 ：

2. 當 VR Vi > 0.1V ，所有電流幾乎都流向 Q2 ：

Io = IE1 + IE2 IC1 + IC2

VC1 = IC1 RC1 ( 低電位 )

VC1 0V( 高電位 )

RC1RC2220 245

R1 907Q4

Vo

Q3VRQ2

Q1Vi

R3 6.1K

D1

D2

R2

RE 779

VEE(5.2V)

4.98K

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不管 VC1處於高電位或低電位， Q4皆處於導通狀態，所以：

因此 Vo 和 Vi呈反相關係，所以這是一個反相器。

1 0.7o CV V V

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ECL 反相器—Step1 ：利用兩個電阻來決定參考電壓 VR

R1

VR

IB2

Q2

R2

5.2V

1. 當 Q2 導通時， IB2≠0 ： VR = (IR2 + IB2)

R1

2. 當 Q2 不導通時， IB2 = 0 ：

VR = IR2 R1 缺點： VR 不是很穩定，容易受 IB2 的影響。

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Step2 ：加上 Q3，使得幾乎不受 IB2影響 RV

R1

IB3

Q3VR

Q2

R3R2

加上 Q3 之後：

所以當 Q2 切換造成 IB2 變動時， IB

3 對應的變動很小，使得 VR 能保持穩定。

2 3 1

2 33

( )

1

R R B

B RB

V I I R

I II

缺點： VBE 會受到溫度影響，其溫度係數約為 = 2mV/C

RV

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ECL 反相器— (完整電路 ) ：Step3 ：加上兩顆二極體 D1和 D2

R1

Q3

D1

D2

Q2

R3Io

RE

R2

+

= IR2R2 + VD1 + VD2 – 5.2V

VE2 = IR2 R2 + VD1 + VD2 VBE3

VBE2 – 5.2V

RV

當溫度改變時，因為二極體導通電壓的溫度係數與電晶體相同 ( 皆為 pn-junction) ，所以 (VD1 ， VD

2) 自動補償 (VBE2 ， VBE3) 的溫度變化，使 VE2 幾乎不受溫度影響，連帶使 Io 及 Vo保持穩定。

RV

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ECL 反相器—輸出電路：Step1 ： Q1的 C極 (VC1) 直接作為反相器的輸出

RC1 RC2

IB4 Vo

VRQ2Q1

Vi

RE

RL

5.2VIo

220 245

當 Vi < VR 時， Q1 不導通。若( 即未接負載 ) ，

若 RL = RC1 ，

缺點： VC1 受 RL 的影響很大，不同負載明顯影響 VC1 的準位。

1 0 Vo CV V

1

5.2 5.2 2.6(V)Lo

LC

RV

R R

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ECL 反相器— (完整電路 ) ：Step2 ：加上 Q4，大幅降低 RL對 Vo的影響

RC1 RC2

IB4Q4 Vo

VRQ2Q1

Vi

RE

RL

5.2V

當 Vi < VR 時， Q1 不導通。若， IB4 = 0 ：

若 RL = RC1 ， IB4 0 ，但因為 I

B4很小：

LR VC1 = IB4RC1 = 0

VC1 = IB4RC1 0V

VC1 幾乎不受 RL影響，也代表 Vo幾乎不受 R

L影響。

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ECL 邏輯電路電路分析 (假設 BJT 和 diode 的導通電壓皆為 0.7V ) ：利用 R1、 R2 可以決定 VR，所以可以利用不同的電阻值來獲得所要的電壓準位。

在給定元件值的情況下，其高低準位對應的電壓可以很容易算出來。

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ECL規格Motorola MECL系列 ECL 邏輯電路的規格：

由此可以看出 ECL只要很小的輸入電壓變動便將電流完全轉移，加上電晶體在 active mode/cutoff mode切換，故能在極短時間內完成轉換。

1.63V 0.98VOL OHV V ，1.475V 1.105VIL IHV V ，

0.155V 0.125VL HNM NM ，

)mWns(10DP

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ECL 的缺點：由於微小電壓就能使輸出改變準位，故易受雜訊干擾，即雜訊邊距 (noise margin) 較小。

由於不管 Vo 在高準位或低準位，皆有電晶體處於導通狀態，所以功率損耗大。

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ECL 邏輯電路雙輸入或閘／反或閘 (two-input OR/NOR gate)

A

RE

B QRVR

Y'

Y

RC1 RC2

它基本上與 ECL 反相器類似，只是有兩個輸入 (A ， B) 及兩個輸出 (Y ， Y' )

其邏輯功能為：

即 OR/NOR gate 的功能。

Y A B

Y A B

RVRV

由此可以看出 ECL 的差動結構先天存在兩個反相的輸出，電路本身比 TTL富彈性。

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BiCMOS 邏輯電路 BiCMOS 的設計理念是集 BJT 能瞬間提供大電流以降低傳輸延遲，以及 CMOS低功率損耗、高輸入電阻及雜訊間距大的優點於一身，以造就一個更好的邏輯家族。

當然缺點是必須將兩種元件一起製作，所以電路設計及製作上比較複雜。

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BiCMOS 邏輯電路BiCMOS 反相電路主要利用 CMOS 的高輸入電阻特性作為輸入端，而利用 BJT 高電流特性作為輸出端：

Vi

VDD

Q1

Qp

Vo

Qn

Q2

1. Vi = VL ：QP 導通 Qn 不導通， QP 等效上像一顆小電阻將 Q1 的 B 極連到 VDD ，所以 Q1 導通並將Vo 提升至高電位 (V H) 。

2. Vi = V H ：Qn 導通 QP 不導通， Qn 等效上像一顆小電阻將 Q2 的 B 極連到 Vo 。若 Vo 處於高電位會迫使 Q2 導通，結果將使 Vo

降至低電位 (V L) 。

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BiCMOS 的缺點：

由於 BJT 的特性，導致 VH無法達到 VDD(QP導通時，在 Vo上升至 VDD之前， Q1已經關閉 ) ，而其 VL也無法降至 0V(Qn 導通時，在 Vo 下降至 0V 之前，Q2已經關閉 ) 。

由於 Q1 和 Q2 的 B極沒有適當放電路徑，所以它們的切換速度不像 TTL那麼快，連帶影響傳輸延遲。

chapter 8 數位電路

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