ディジタルシステム設計と講義進度 -...

ディジタルシステム設計と講義進度

ここで学ぶことは

１．Z80マイクロプロセッサの構成（２週）Z80の内部構成信号の流れ

２．Z80の命令（３週）転送演算入出力ビット操作その他

３．Z80マイクロコンピュータの構成（１週）バスライン ROM RAM I/O素子

４．マイクロコンピュータの周辺装置の知識（２週）8255 8251 Z80PIO Z80CTC Z80SIO

５．マイクロコンピュータシステム設計上の知識（２週）R C L Tr OPアンプ TTLの動作インターフェース技術動作

を安定にさせる技術実装技術６．開発環境と開発事例（３週）ワンボードマイコン，計測制御システム，マイクロマウスロボット，

サッカーロボットなどの設計事例

マイクロコンピュータを理解する技術

１デジタル回路

２アナログ回路

３制御回路

４．プログラミング技術

５．実装技術

６．センサー技術

７．マイクロコンピュータのハード回路とプログラム命令

主なマイクロコンピュータの誕生と進化

１９７１年

４００４

１９７３年

８０８０

１９７２年

８００８

１９７５年

Z８０

１９７５年

８０８５

１９７４年

６８００

１９７８年

８０８６

１９７８年

Z８０００

１９７８年

MC６８０００

１９７７

MC１４５００B

１９７２年

３０００

モトローラ

ザイログ

インテル

モトローラ

インテル

１ビット

４ビット

８ビット

１６ビット

インテル

モトローラ

ザイログ

ビット・スライス

最近の代表的なマイクロプロセッサ

・

・ Z80マイコングループザイログZ80 東芝TMPZ84015BF川崎KL5C8012 日立64180

・ H8マイコングループ日立H8シリーズ

・ PICマイコングループMicrochip Technology PICシリーズ

Z80マイクロプロセッサのアーキテクチャ

B C

D E

H L

IX

IY

SP

PC

C’E’

L’

IR

バッファ

ALU

A

F

A'

バッファ

内部バスデータバス

アドレスバス

コントロール

バス

メモリ

＆入出力ポート

レジスタ指定

デコーダ

フラグ

Z80のレジスタ構成（‘は裏レジスタ）

A A’ アキュームレータ演算の中心となる．

F F’ フラグレジスタアキュームレータの状態を記録

B C D E H L B’C’D’E’H’L’ 汎用レジスタ

IX IY インデックスレジスタ

SP スタックポインタCALL文実行後の戻り先番地や汎用レジスタの一時待避先番地を指す．

PC プログラムカウンタ

I 割り込み番地指定レジスタ（上位８ビット）割り込み要求入出力デバイスが下位８ビットを発生する．

R リフレッシュレジスタ

Z80の端子

A15

A14

A13

A12

A11

A10

A9

A7

A6

A5

A4

A3

A2

A1

A0D7

D6

D5

D4

D3

D2D1

D0

A8

WR

RD M1

MR

EQ

IOR

Q

RFSH

HA

LT

WA

IT

INT

NM

I

RE

SET

BU

SRQ

BU

SAKφ

＋５

VG

ND

アドレスバスデータバス

システム制御CPU制御CPUバス制御

Z80 CPU

負論理動作

正論理動作

Z80CPUの端子の機能（１）アドレスA0-A15 ；アドレスバストライステート，アクティブ“H”

メモリ内のデータや入出力デバイスのデータの送受のためのアドレス指定を行う．データD7-D0 ；データバストライステート，アクティブ“H”

８ビットの双方向性データバス．M1 ；マシンサイクル出力アクティブ “L”

現在のマシンサイクルが命令実行中のOPコードフェッチサイクルであるときに出力．２バイトのOPコード実行中にはOPコードフェッチサイクル毎に出力．MERQ ；メモリ要求トライステート出力アクティブ“L”

メモリ読み出し，メモリ書き込みの実効アドレスがアドレスバスに乗っているときに出される．IORQ ；入出力要求トライステート出力アクティブ“L”

入出力の読み出し書き込みのための実効入出力アドレスがアドレスバスの下位８ビット上に乗っているときに出される．

Z80CPUの端子の機能（２）

RD ；メモリ読み出しトライステート出力アクティブ“L”CPUがメモリ，あるいは入出力デバイスからデータを受け入

れる期間に出力．

WR ；メモリ書き込みトライステート出力アクティブ“L”CPUデータバスに指定したメモリあるいは入出力デバイスに

ストアするべきデータが乗っているときに出される．

RFSH ；レフレッシュ出力アクテイブ“L”ダイナミックメモリのためのリフレッシュアドレスがアドレスバスに乗っているときに出される．

HALT ；ホールド出力アクティブ“L”CPUがHALT命令を実行し，ノンマスカブルあるいはノンマスカブルな割り込み待ちとなったとき出される．ホールド時はNOPを実行することによりリフレッシュ信号を出し続ける．

Z80CPUの端子の機能（３）

WAIT ；ウエイト入力アクティブ“L”この信号を用いて，メモリあるいは入出力デバイスがデータの送出の準備が出来ていない旨をZ80CPUに知らせる．この信号がアクティブである限りCPUはウェイト状態を続ける．

INT ；割り込み要求入力アクティブ“L”割り込み要求信号は入出力デバイスから発せられる．ソフト的（プログラム）に割り込み許可フラグ（１FF)がセットしてあり，BUSRQ信号がノンアクティブならば割り込み要求は実行中の命令が終わり次第受け付けられる．

NMI ；ノンマスカブル割り込み入力下がりエッジ検知INTより高位の優先順位を持っていて現在実行中の命令の最後のTサイクルの立ち上がりまでに入力しているとその命令完了後に受け付けられる．割り込みの許可フラグに関係ない．NMI入力でCPUは自動的に００６６H番地からスタートする．

Z80CPUの端子の機能（４）RESET ；入力アクティブ“L”RESET入力によりプログラムカウンタはゼロとなりCPUは初期化される．このとき次の状態になる．

１）割り込み許可フラグがリセットされる．２）レジスタI＝００H３）レジスタR＝００H ４）割り込みはモード０にセットされる．

BUSRQ ；バス要求入力アクテイブ“L”バス要求信号によりCPUのアドレスバス，データバス，及びトライステート出力の制御線は他のデバイスが使用できるように高インピーダンスとなる．

BUSAK ；バスアクノレッジ出力アクテイブ“L”CPUのアドレスバスデータバス及びトライステート制御バスが高インピーダンスとなり外部デバイスが使用できるようになった時点で出力

Φ ；単相のTTLレベルのクロック信号

CPU基本タイミング例

φ

サイクル命令

MI M2 M3

(OPコード・フェッチ) (メモリ読み出し) (メモリ書き込み)

T1 T2 T3 T4 T1 T2 T3 T1 T2 T3

マシン・サイクル

CPU基本タイミング例

Ｔサイクル

命令OPコードフェッチサイクルM1サイクル

T1 T2 T3 T4 T1

プログラム・カウンタリフレッシュ・アドレス

入力

RFSH

DB0～DB7

M1

WAIT

RD

MREQ

A0～A15

φ

命令OPコード・フェッチ(M1サイクル)

待ち時間を含む命令OPコードフェッチ

入力

φ

A0～A15

MREQ

RD

DB0～DB

M1

WAIT

RFSH

T1 T2 TW TW T3 T4

M1サイクル

プログラム・カウンタリフレッシュ・アドレス

待ち状態を含む命令OPコード・フェッチ

メモリ読み出し書き込みサイクル

T1 T2 T3 T1 T2 T3

メモリ読み出しサイクルメモリ書き込みサイクル

メモリ・アドレスメモリ・アドレス

入力データ出力

図4-3 メモリ読み出し、書き込みサイクル

φ

A0～A15

MREQ

RD

WR

(D0～D7)

WAIT

待ち時間を含むメモリ読み出し書き込みサイクルT1 T2

φ

A0～A15

MREQ

WR

WAIT

TW TW T1T3

メモリ・アドレス

入力

データ出力

(D0～D7)

図4-3A 待ち状態を含むメモリ読み出し、書き込みサイクル

読み出し

サイクル

書き込み

サイクル

(D0～D7)

RD

入力・出力サイクル

T1 T2 TW T3 T1

入力

出力

φ

A0～A7

IORQ

RD

データ・バス

WAIT

WR

読み出し

サイクル

書き込み

サイクル

図4-4 入力、出力サイクル

データ・バス

待ち状態を含む入力・出力サイクル

T1 T2 TW TW T3

ポート・アドレス

入力

出力

φ

A0～A7

IORQ

データ・バス

RD

WAIT

読み出し

サイクル

書き込み

サイクル

図4-4A 待ち状態を含む入力、出力サイクル

データ・バス

WR

バス要求アクノレッジサイクル

最終TステートTx Tx Tx T1

サンプル

フロート状態

サンプル

図4-5 バス要求/アクノリッジ・サイクル

BUSRQ

φ

BUSAK

A0～A15

MREQ、RDWR、IORQRFSH

各Mサイクルバス利用可の状態

D0～D7

割り込み要求／アクノレッジサイクル

プログラム・カウンタ

入力

リフレッシュ

図4-6 割り込み要求/アクノリッジ・サイクル

最終Tサイクル命令の最終Mサイクル M1T1 T2 TW＊ TW* T3

φ

A0～A15

M1

MREQ

IORQ

データ・バス

WAIT

RD

INT

ノンマスカブル割り込み要求動作

プログラム・カウンタリフレッシュ

図4-7 ノン・マスカブル割り込み、要求動作

最終Mサイクル最終Tタイム

T1 T1T2 T3 T4

φ

NM1

A0～A15

M1

MREQ

RD

RFSH

ホールド状態解除

φ

HALT

INTor

NM1

M1 M1M1

T4 T1 T1T2 T2T4T3

図4-8 ホールト状態解除ホールト命令はこの

メモリ・サイクル期間

で受け付けられる。

ウエイトステートを加えた要求アクノレッジサイクル

通常のアクノリッジ・タイム

1ウェイト・ステートの入ったアクノリッジ・タイム

T1 T2 TWTW TW T3

WAIT

データ・バス

IORQ’

IORQ

M1

自動ウェイト信号ユーザウェイト命令の最終Mサイクルの最後の

Tステート

図4-6B ウェイト・ステートを1つ加えた要求/アクノリッジ・サイクル

Z80の命令（転送命令の１例）

ニーモニック LD dd，nn

シンボリックオペレーション dd

Z80マイクロプロッセッサのアドレス方式

１．メモリ・レジスタ直接アドレス指定memory register direct addressing

２．レジスタ間接アドレス指定register indirect addressing

３．直接数値指定immediate addressing

４．インデックスアドレス指定index addressing

５．相対アドレス指定relative addressing

６．ビット指定bit addressing

教科書版

Z80のアドレッシング・モード

１．イミディエット・アドレッシング２．拡張イミディエット・アドレッシング３．ゼロ・ページ修飾アドレッシング４．相対アドレッシング５．拡張アドレッシング６．インデックスド・アドレッシング７．レジスタ・アドレッシング８．インブライト・アドレッシング９．レジスタ間接アドレッシング１０．ビット・アドレッシング

１．イミディエット・アドレッシング

OPコードに続く１バイトを実効オペランドとする．

OPコードオペランド

例１アキュームレータに定数をロードする．LD A , 80H A

２．拡張イミディエット・アドレッシング

イミディエット・アドレッシングを拡張したものでオペランドが２バイトになっている．

OPコードオペランドオペランド（下位データ）（上位データ）

例１６ビットデータをHLレジスタ対にロードする．

LD HL ， nn HL ＜＝ nn

LD HL ，１２３４H

３．ゼロ・ページ修飾アドレッシング

メモリ０ページの８カ所を１バイトで指定する特別なコール命令（リスタート命令）

OPコード

実効アドレス１１ｂ５ｂ４ｂ３１１１

５４３RST ００H １１０００１１１００００HへジャンプRST ０８H １１００１１１１００１８HへジャンプRST １０H １１０１０１１１００１０Hへジャンプ

RST ３８H １１１１１１１１００３８Hへジャンプ

４．相対アドレッシング

OPコードに続く１バイトにより，ジャンプ命令のある場所からのジャンプ先を指定する．

OPコードオペランド（２の補数）

ジャンプ先：OPコードのアドレス＋２＋（オペランド）

符号付き２の補数の範囲は－１２８から＋１２７であるので

＋１２９から－１２６の範囲へのジャンプ指定となる．

例 JR e PC ＜＝ PC+e

JR命令のある番地からeだけ離れた番地へ無条件でジャンプする

５．拡張アドレッシング

命令に２バイトのアドレスデータを含む．メモリのある番地から他の番地へジャンプしたり，ある位置でのデータの出し入れに使う．

OPコード下位アドレスまたは下位オペランド上位アドレスまたは上位オペランド

例 LD A ，（nn） A ＜＝（nn）

LD A ，（１２３４H）１２３４H番地の内容をAレジスタに転送する

６．インデックスド・アドレッシング

OPコードのあとにメモリ・アドレスのポインタであるインデックスレジスタの内容に加えるディスプレイスメントを指定するデータバイトが置かれる．この操作でインデックスレジスタの内容は変わらない．

OPコード OPコードｄ（ディスプレイスメント）（２バイトコード）（符号付き２の補数）

例 LD A ，（IX＋ｄ） A ＜＝（IX＋ｄ）インデックスレジスタで指定するアドレスにｄを加えたアドレスの内容をAレジスタに転送する．

７．レジスタ・アドレッシング

OPコード内にレジスタ指定ビットがある．１バイト命令である．

OPコード

例 LD B ，C B ＜＝ C

８．インブライト・アドレッシング

OPコード自体にレジスタ指定を含んでいて，１つまたは２つのレジスタが自動的に指定される．演算命令ではつねにアキュームレータが結果をセットするレジスタとなる．

OPコード

例１演算命令

ADD A ， B A ＜＝ A+B

例２交換命令 EX DE ，HL DE HL

９．レジスタ間接アドレッシング

メモリ内の位置指定のポインタとして１６ビットのレジスタペアが使用される．

OPコード（１バイトまたは２バイト）

例 LD A , （HL） A ＜＝（HL)

HLで示す番地の内容をAレジスタに転送する．

１０．ビット・アドレッシング

Z80にはビットセットリセットテスト命令がある．これらの命令は，どのメモリ位置 CPUレジスタに対しても有効でレジスタ，レジスタ間接及びインデックスドのいずれのアドレッシングモードでも操作できる．

例 BIT ０，A

A の０ビット目のテスト，結果はFレジスタに

RES １，（HL）

HLで示す番地の内容の１ビット目のを０にする．

SET ２，（IX＋ｄ）

インデックスレジスタで示すアドレス＋ｄ番地の内容の２ビット目を１にする．

メモリ・レジスタ直接アドレス指定

メモリの番地やレジスタ名を直接命令の中で指定する

1. ADD A , B A

Z80マイクロプロセッサの命令体系

（１）データ転送命令（ data transfer instruction )

（２）算術論理演算命令( operation instruction )

（３）分岐命令( branch instruction )

（４）サブルーチン関連命令( subroutine call / returninstruction )

（５）入出力命令( input / output instruction )

（６）CPU制御命令( CPU control instruction )

（１）データ転送命令

ニーモニックコード機能

LD ｒ，ｒ‘ ｒ＜＝ｒ’

LD ｒ，ｎｒ＜＝ｎ

LD ｒｐ，nn ｒｐ＜＝ nn

LD ｒ，（nn) ｒ＜＝ (nn)

LD （nn），ｒ (nn) ＜＝ｒ

LD （ｒｐ），A （ｒｐ）＜＝ A

LD A，（ｒｐ） A ＜＝（ｒｐ）但しｒ，ｒ‘ ；A，B，C，D，E，H，L n， nn ；８ビット１６ビットデータｒｐ；ペアレジスタ（BC,DE，HL）（）；（）内の番地の内容

PUSH ｑｑ（SPー１）＜＝ｑｑH （SPー２）＜＝ｑｑL

POP ｑｑｑｑL ＜＝（SP）ｑｑH ＜＝（SP＋１）

（２）算術論理演算命令

演算命令

ニーモニック機能

ADD 加算命令例 ADD A,n A ＜＝ A+n

ADC キャリを含む加算命令例 ADC A,n A ＜＝ A ＋n + CY

SUB 減算命令例 SUB s A ＜＝ A - s

SBC キャリを含む減算命令例 SBC s A ＜＝ A – s - CY

AND 論理積例 AND s A ＜＝ A ＊ s

XOR 排他的論理和例 XOR s A ＜＝ A s

OR 論理和例 OR s A ＜＝ A ＋ s

CP 比較例 CP s A - s (内容は不変）

INC ＋１例 INC r r ＜＝ｒ＋１

DEC －１例 DEC r r ＜＝ r – 1

（３）分岐命令


１． JP nn PC ＜＝ nn

２． JP cc，nn if cc = true , PC

（４）サブルーチン関連命令ニーモニック機能

CALL nn スタックメモリ＜＝ PC， PC

（５）入出力命令


IN A , (n) A ＜＝ポート番号

IN r , ( C ) r

（６）CPU制御命令


NOP 何もしない

HALT 停止状態になる

DI 割り込み受付禁止

EI 割り込み受付許可

IM0 割り込みモード０８０８０Aモード

IM1 割り込みモード１３８Hへのコール命令

IM２割り込みモード２

レジスタIと割り込みデバイスからの８ビットデータを用いた間接コール命令

ローティとシフト命令

CY ｂ７ｂ０

ｂ７ｂ０

ｂ７ｂ０

ｂ７ｂ０

CY

CY

CY

左ローティトサーキュラ

左ローティト

右ローティト

右ローティトサーキュラ

RLC

RRC

RL

RR

CY ｂ７ｂ００

ｂ７ｂ０

ｂ７ｂ０

０

CY

CY

算術的左シフト

算術的右シフト

論理的右シフト

SLA

SRA

SRL

B7 B４ B3 B0B3 B0

Acc （HL)

右ローティトデジット RRD

B7 B４ B3 B0B3 B0

Acc （HL)

左ローティトデジット RLD

ブロックサーチ命令

CPI ; Aー(HL) ，HL

交換

EXX BC BC’ DE DE’ HL HL’

レジスタペアの内容をそれぞれ裏レジスタの内容と交換する．

EX DE , HL DE HL

EX AF , AF’ AF AF’

EX （SP) , HL L （SP) H （SP+1)

EX （SP) , IX IXL （SP) IXH （SP+1)

EX （SP) ，IY IYL （SP) IYH （SP+1)

リスタート命令

RST 0 ００００Hへジャンプ C7H

RST 8 ０００８Hへジャンプ CFH

RST 16 ００１０Hへジャンプ D7H

RST 24 ００１８Hへジャンプ DFH

RST 32 ００２０Hへジャンプ E7h

RST 40 ００２８Hへジャンプ EFH

RST 48 ００３０Hへジャンプ F7H

RST 56 ００３８Hへジャンプ FFH

その他の操作命令

DAA

２進化１０進法による加減算の際にAの内容を補正する

CPL

Aの内容について１の補数をとる．（反転させる）

NEG A＜＝０－A

Aの内容について２の補数をとる．

CCF

キャリーフラグの内容の１の補数をとる

SCF CY ＜＝１

キャリーフラグをセットする．

ブロック転送命令

LDI (DE)

８ビット算術論理演算命令

８ビット算術、論理演算

ソース

ＡＢＣＤＥＨＬ (HL)(IX

+d)

(IY

+d)ｎ

レジスタ・アドレシングレジスタ

間接インデックスド

イミディ

エット

’ＡＤＤ’

ＡＤＤｗＣＡＲＲＹ

’ＡＤＣ’

ＳＵＢＴＲＡＣＴ

’ＳＵＢ’

ＳＵＢｗＣＡＲＲＹ

’ＳＢＣ’

’ＡＮＤ’

’ＸＯＲ’

’ＯＲ’

ＣＯＭＰＡＲＥ

’ＣＰ’

ＩＮＣＲＥＭＥＮＴ

’ＩＮＣ’

ＤＥＣＲＥＭＥＮＴ

’ＤＥＣ’

８７８０８１８２８３８４８５８６

８Ｆ８８８９８Ａ８Ｂ８Ｃ８Ｄ８Ｅ

９７９０９１９２９３９４９５９６

９Ｆ９８９９９Ａ９Ｂ９Ｃ９Ｄ９Ｅ

Ａ７Ａ０Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６

ＡＦＡ８Ａ９ＡＡＡＢＡＣＡＤＡＥ

Ｂ７Ｂ０Ｂ１Ｂ２Ｂ３Ｂ４Ｂ５Ｂ６

ＢＦＢ８Ｂ９ＢＡＢＢＢＣＢＤＢＥ

３Ｃ０４０Ｃ１４１Ｃ２４２Ｃ３４

３Ｄ０５０Ｄ１５１Ｄ２５２Ｄ３５

DD FD

d n86

CE8E

96

9E

A6

AE

B6

BE

34

35

FE

F6

EE

E6

DE

D6

DD

DD

DD

DD

DD

DD

DD

DD

DD

FD

FD

FD

FD

FD

FD

FD

FD

FD

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

n

n

n

n

n

n

n

06

35

34

BE

B6

AE

A6

9E

96

8E

86

８ビット転送命令

ＩＲＡＢＣＤＥＨＬ (HL) (BC) (DE)(IX+d)(IY+d) (nn) ｎ

Ａ

Ｂ

Ｃ

Ｄ

Ｅ

Ｈ

Ｌ

(HL)

(BC)

(DE)

(IX+d)

(IY

+d)

(nn)

Ｉ

Ｒ

インプライドレジスタレジスタ間接

インデッ拡張アド

レシング

イミディ

エット

レジスタ

レジスタ間接

インデッ

拡張アド

レシング

インプライド

ＥＤ

５７

ＥＤ

５Ｆ７Ｆ７８７９７Ａ７Ｂ７Ｃ７Ｄ７Ｅ０Ａ１ＡDD7Ed

FD7Ed

３Ａｎｎ

３Ｅ

ｎ

４７４０４１４２４３４４４５４６ 46DD

d

FD46d ｎ

０６

４Ｆ４８４９４Ａ４Ｂ４Ｃ４Ｄ４Ｅ 4EDD

d

FD4Ed ｎ

ｎ

ｎ

ｎ

ｎ

ｎ

DD

DD

DD

DD

d

d

d

d

FD

FD

FD

FD

d

d

d

d

５７５０５１５２５３５４５５５６ 56 56

０Ｅ

１６

１Ｅ

２６

２Ｅ

３６

5E

66

6E

5E

66

6E

５Ｆ５８５９５Ａ５Ｂ５Ｃ５Ｄ５Ｅ

６７６０６１６２６３６４６５６６

６Ｆ６８６９６Ａ６Ｂ６Ｃ６Ｄ６Ｅ

７７７０７１７２７３７４７５

０２

１２

DD

dFD

d

DD DD DD DD DD DD

d d d d d d

FD FD FD FD FD FD

d d d d d d

77 70 71 72 73 74 75

77 70 71 72 73 74 75

ＥＤ

４７

ＥＤ

４Ｆ

３２ｎｎ

FD

DD

d

dn36

36n

８ビットロード”ＬＤ” ソース注３６

注３１

注３２

注３３

注３４

注３５

ディスティネーション

クスド

クスド

１６ビット転送命令

レジスタ

１６ビットロード”ＬＤ”


ＡＦＢＣＤＥＨＬＳＰＩＸＩＹｎｎ (nn) (SP)

ＡＦ

ＢＣ

ＤＥ

ＨＬ

ＳＰ

ＩＸ

ＩＹ

(nn)

(SP)

ソース

拡張イミ

Σｨｴｯﾄ

拡張アド

レシング

レジスタ

間接

注３７

ＰＵＳＨ命令

ＰＯＰ命令

拡張アドレシング

レジスタ間接

レジスタ

Ｆ１

Ｃ１

Ｄ１

Ｅ１

ＤＤ

ＦＤ

Ｅ１

Ｅ１

01nn

ED4B

11

21

5B

2A

317B

DD

F9

43 5322

73

Ｆ５Ｃ５Ｄ５Ｅ５E5

nn

nn

nn

nn

DD

F9

FDF9

nn

ED

nn

ED

nn

ED

nn

n2An

21FD

nn

FD2Ann

21DD

nn

nnnn n

n

DD FD

nn

nn

FD

22 22ED ED ED

→

↑（注）ＰＵＳＨおよびＰＯＰ命令の

全実行が終わったあとに

ＳＰが修正される。

ポップ命令はプッシュ命令とちょうど逆の操作になる。

１６ビット算術演算命令

ＢＣＤＥＨＬＳＰＩＸＩＹ

ＨＬ

ＩＸ

ＩＹ

ＨＬ

ＨＬ

’ＡＤＤ’

ＡＤＤＷＩＴＨＣＡＲＲＹＡＮＤ

ＳＥＴＦＬＡＧＳ ’ＡＤＣ’

ＳＵＢＷＩＴＨＣＡＲＲＹＡＮＤ

ＳＥＴＦＬＡＧＳ ’ＳＢＣ’

ＩＮＣＲＥＭＥＮＴ ’ＩＮＣ’

ＤＥＣＲＥＭＥＮＴ ’ＤＥＣ’

１６ビット算術演算

ソース


０９１９２９３９

DD DD DD DD09 19 39 29

09 19 39 29

FD FD FD FD

ED ED ED ED

ED ED ED ED

4A 5A 6A 7A

42 52 62 72

23

2B

DD

DD

FD

FD

23

2B

０３１３２３３３

０Ｂ１Ｂ２Ｂ３Ｂ

ジャンプコールリターング命令

ＪＵＭＰ ’ＪＰ’




ＪＵＭＰ ’ＪＲ’

’ＣＡＬＬ’

ＤＥＣＲＥＭＥＮＴＢ，

ＪＵＭＰＩＦＮＯＮ

ＺＥＲＯ ’ＤＪＮＺ’

ＲＥＴＵＲＮ

’ＲＥＴ’

ＲＥＴＵＲＮＦＲＯＭ

ＩＮＴ ’ＲＥＴＩ’

ＲＥＴＵＲＮＦＲＯＭ

ＮＯＮＭＡＳＫＡＢＬＥ

ＩＮＴ ’ＲＥＴＮ’

無条件キャリ

ノン・

ゼロ

パリティ

偶数奇数負正カウント

パリティゼロキャリ

ノン・

拡張イミ

ディエット

相対

レジスタ

間接

間接

間接

間接

レジスタ

レジスタ

レジスタ

相対

ディエット

拡張イミ

ｎｎ

PC+e

(HL)

(IX)

(IY)

ｎｎ

(SP)

(SP+1)

(SP+1)

(SP)

(SP+1)

(SP)

PC+e

n

nn

n n n n n n n nn n n n n n n n

n n n n n n n nn n n n n n n n n

e-2 e-2 e-2 e-2 e-2

C3 DA D2 CA C2 EA E2 FA F2

Ｅ９

DD

E9

FD

E9

Ｃ９

ED

4D

ED

45

Ｄ８Ｄ０Ｃ８Ｃ０Ｅ８Ｅ０Ｆ８Ｆ０

18 38 30 28 20

CD DC D4 CC C4 EC E4 FC F4

10

e-2

ジャンプ，コール，リターングループ

条件

あるフラグは１つ以上の

目的で用いられる。

詳細は第６章参照。

CPU制御命令

’ＮＯＰ’

’ＨＡＬＴ’

ＤＩＳＡＢＬＥＩＮＴ ’（ＤＩ）’

ＥＮＡＢＬＥＩＮＴ ’（ＥＩ）’

ＳＥＴＩＮＴＭＯＤＥ０

’ＩＭ０’

ＳＥＴＩＮＴＭＯＤＥ１

’ＩＭ１’

’ＩＭ２’

ＳＥＴＩＮＴＭＯＤＥ２

００

７６

Ｆ３

ＦＢ

ＥＤ

４６

ＥＤ

５６

ＥＤ

５Ｅ

ＣＰＵ制御命令

８０８０Ａモード

３８Ｈ番地へのコール命令

レジスタＩと割り込みデバイス

からの８ビットデータを用いた

間接コール命令

その他の命令

ＤｅｃｉｍａｌＡｄｊｕｓｔＡｃｃ，’ＤＡＡ’

ＣｏｍｐｌｅｍｅｎｔＡｃｃ，’ＣＰＬ’

ＮｅｇａｔｅＡｃｃ，’ＮＥＧ’

（２’ｃｏｍｐｌｅｍｅｎｔ）

ＣｏｍｐｌｅｍｅｎｔＣａｒｒｙＦｌａｇ，’ＣＣＦ’

ＳｅｔＣａｒｒｙＦｌａｇ，’ＳＣＦ’

２７

２Ｆ

ＥＤ

４４

３Ｆ

３７

その他の操作

フラグの変化

ＩＮＩＲ；ＩＮＤＲ；ＯＴＩＲ；ＯＴＤＲ

命令ＣＺＳＮＨ

Ｐ

Ｖ／

０

１

Ｘ

Ｐ

Ｖ

●

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

０

●

●

●

●

●

●

●

●

●

●

●

●

●

●

●

● ●

●

●●

●

● ● ●

● ● ●

Ｖ

Ｖ

Ｖ

Ｖ

Ｐ

Ｖ

Ｖ

Ｐ

Ｐ

Ｐ

Ｐ

１１

１

１

１

１

１

１

１

１

Ｘ

Ｘ１

Ｘ

ＸＸＸ

ＸＸＸ１

Ｘ

Ｘ

Ｘ

Ｘ０

ＸＸ

ＸＸ

０IFF

備考

ＡＤＤＡ，ｓ；ＡＤＣＡ，ｓ

ＳＵＢｓ；ＳＢＣＡ，ｓ，ＣＰｓ

ＮＥＧ

ＡＮＤｓ

ＯＲｓ；ＸＯＲｓ

ＩＮＣ

ＤＥＣｓ

ＡＤＤｄｄ，ｓｓ

ＡＤＣＨＬ，ｓｓ

ＲＬＡ；ＲＬＣＡ；ＲＲＡ；ＲＲＣＡ

ＳＢＣＨＬ，ｓｓ

ＲＬｓ；ＲＬＣｓ；ＲＲｓ；ＲＲＣｓ

ＳＬＡｓ；ＳＲＡｓ；ＳＲＬｓ

ＲＬＤ，ＲＲＤ

ＤＡＡ

ＣＰＬ

ＳＣＦ

ＣＣＦ

ＩＮｒ，（Ｃ）

ＩＮＩ；ＩＮＤ；ＯＵＴＩ；ＯＵＴＤ

ＬＤＩ，ＬＤＤ

ＬＤＩＲ，ＬＤＤＲ

ＣＰＩ，ＣＰＩＲ，ＣＰＤ，ＣＰＤＲ

ＬＤＡ，Ｉ；ＬＤＡ，Ｒ

ＢＩＴｂ，ｓ

８ビット加算、キャリを含む加算

８ビッ減算、キャリを含む加算、比較

符号反転（ニゲイト）

論理演算

８ビット、インクリメント

８ビット、デクリメント

１６ビット加算

１６ビットキャリを含む加算

１６ビットキャリを含む減算

ローテイト・アキュウムレータ

ローテイト・シフトｓ

ローテイト・デジット左、右

デジタル・アジャスト・アキュムレータ

アキュムレータ補数変数

セット・キャリ

キャリ補数変数

レジスタ間接入力

ブロック入出力

Ｂ≠０ならばＺ＝０、その他はＺ＝１

ブロック転送

Ｂ≠０ならばＰ／Ｖ＝０、その他はＰ／Ｖ＝０

ブロック・サーチ

Ａ＝（ＨＬ）ならばＺ＝１、その他はＺ＝０

ＢＣ≠０ならばＰ／Ｖ＝１、その他はＰ／Ｖ＝０

ＩＦＦの内容がＰ／Ｖにコピーされる

ｓのビットｂの内容がＺにコピーされる

記号の説明

記号の説明

Ｃ；キャリ／リンク・フラグ結果のＭＳＢからのキャリがあれば、Ｃ＝１。

Ｚ；ゼロ・フラグ零ならば、Ｚ＝１。

Ｓ；サイン・フラグ結果のＭＳＢが１ならば、ｓ＝１。

Ｐ／Ｖ；パリティとオーバフロー兼用フラグ結果が奇数、またはオーバフローならば、Ｐ／Ｖ＝１。

結果が偶数ならば、Ｐ／Ｖ＝０。Ｈ；ハーフ・キャリ結果にキャリ、ボローがあれば、Ｈ＝１。

Ｎ；加算／減算フラグさきの演算が減算ならば、Ｎ＝１

；操作の結果、変化する。

● ；操作の結果、変化しない。

０；操作により、リセットされる。

Ｘ；無視して良い。

Ｖ；オーバ・フラグとして扱われる。

Ｐ；パリティ・フラグとして扱われる。

ｓ；８ビット・ロケーション。

Ｒ；リフレッシュ・カウンタ。

Ｉ；Ｉレジスタ（割り込みベクトルの上位バイト用）。

ｒ；ＣＰＵレジスタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，Ｌ。

ｓｓ；１６ビット・ロケーション。

ｎ；８ビット値（０～２５５）。

ｎｎ；１６ビット値（０～６５５３５）。

Ｚ８０マイクロプロッセッサのフラグレジスタ

S Z X H X P/V N CY

MSB LSB

フラグフラグが“１”にセットされる条件

S 演算の結果、MSB=1のときZ 演算の結果、すべてのビットが“０”のときX 未使用H 演算の結果、下位４桁目からの桁上げが生じたときX 未使用P/V 演算の結果、“１”の個数が偶数のとき

算術演算の結果、扱える数値の範囲を超えたときN 加減算フラグ ADD命令で“０” SUB命令で“１”にセットCY 演算の結果、MSBからの桁上がりが生じたとき

入力命令

入力命令群

ソース

入力ポート


入力

ＩＮＰＵＴ’ＩＮ’

ブロック入力

コマンド

’ＩＮＩ’＿ＩＮＰＵＴ＆

ＩｎｃＨＬ，ＤｅｃＢ

’ＩＮＩＲ’＿ＩＮＰ，ＩｎｃＨＬ，

ＤｅｃＢ，ＲＥＰＥＡＴＩＦＢ≠０

’ＩＮＤ’＿ＩＮＰＵＴρ

ＤｅｃＨＬ，ＤｅｃＢ

’ＩＮＤＲ’＿ＩＮＰＵＴ，ＤｅｃＨＬ，


レジスタ・

アドレシング

レジスタ

間接

イミディ

エット

レジスタ

間接

Ａ

（ｎ）（Ｃ）

Ｂ

Ｃ

Ｄ

Ｅ

Ｈ

Ｌ

(HL)

DBn

ED

ED

ED

ED

ED

ED

ED

ED

ED

ED

ED

78

40

48

50

58

60

68

A2

B2

AA

BA

出力命令

レジスタレジスタ

間接

イミディ

エット

レジスタ

間接

レジスタ

間接

レジスタ

間接

レジスタ

間接

レジスタ

間接

ＡＢＣＤＥＨＬ (HL)

（ｎ）

（Ｃ）

（Ｃ）

（Ｃ）

（Ｃ）

（Ｃ）

D3n

ED ED ED ED ED ED ED

ED

79 41 49 51 59 61 69

ED

ED

ED

A3

B3

AB

BB

’ＯＵＴ’

’ＯＵＴＩ’＿ＯＵＴＰＵＴ

ＩｎｃＨＬ，Ｄｅｃｂ

’ＯＴＩＲ’＿ＯＵＴＰＵＴ，ＩｎｃＨＬ，


’ＯＵＴＤ’＿ＯＵＴＰＵＴ

ＤｅｃＨＬ＆Ｂ

’ＯＴＤＲ’＿ＯＵＴＰＵＴ，ＤｅｃＨＬ

＆Ｂ，ＲＥＰＥＡＴＩＦＢ≠０

出力ポート


ブロック出力

コマンド

ソース

出力命令群

ビット操作命令レジスタ・アドレシング

レジス

タ間接

インデッ

クスド

ビット

ＴＥＳＴ

’ＢＩＴ’

ＲＥＳＥＴ

ＢＩＴ

’ＲＥＳ’

ＳＥＴ

ＢＩＴ

’ＳＥＴ’

ＡＢＣＤＥＨＬ (HL)(IX+d)(IY+d)

０

１

２

３

４

５

６

７

０

１

２

３

４

５

６

７

０

１

２

３

４

５

６

７

CB CB CB CB CB CB CB CB CB CB







CB CB CB CB CB CB CB CBCB CB

















40 41 42 43 44 45 4647

48 49 4A 4B 4E4C 4D4F

DD FD

d

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

FD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

DD

d d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d d

d

d d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

d

46 46

4E4E

50 5157 52 53 54 55 56

5F 58 59 5A 5B 5C 5D 5E

67 60 61 62 63 64 65 66

6F 68 69 6A 6B 6C 6D 6E

77 70 71 72 73 74 75 76

7F 78 79 7A 7B 7C 7D 7E

87 80 81 82 83 84 85 86

8F 88 89 8A 8B 8C 8D 8E

97 90 91 92 93 94 95 96

9F 98 99 9A 9B 9C 9D 9E

A7 AO A1 A2 A3 A4 A5 A6

AF A8 A9 AA AB AC AD AE

B7 B0 B1 B2 B3 B4 B5 B6

BF B8 B9 BA BB BC BD BE

C7 C0 C1 C2 C3 C4 C5 C6

CF C8 C9 CA CB CC CD CE

D7 D0 D1 D2 D3 D4 D5 D6

DF D8 D9 DA DB DC DD DE

E7 E0 E1 E2 E3 E4 E5 E6

EF E8 E9 EA EB EC ED EE

F7 F0 F1 F2 F3 F4 F5 F6

FF F8 F9 FA FB FC FD FE

56 56

5E 5E

66 66

6E 6E

76 76

7E 7E

86 86

8E 8E

96 96

9E 9E

A6 A6

AE AE

B6 B6

BE BE

C6 C6

CE CE

D6 D6

DE DE

E6 E6

EE EE

F6 F6

FE FE

ビット操作グループ

ブロック転送命令

レジスタ

間接


(HL)

(DE)

ED

A0

B0

A8

B8

ＨＬはソースのポインタ。

ＤＥはディスティネーションのポインタ。

ＢＣはバイトカウンタ。

’ＬＤＩ’＿Ｌｏａｄ（ＤＥ）←（ＨＬ）

ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣ

’ＬＤＩＲ’＿Ｌｏａｄ（ＤＥ）←（ＨＬ）

ＩｎｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０

’ＬＤＤ’＿Ｌｏａｄ（ＤＥ）←（ＨＬ）

ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣ

’ＬＤＤＲ’＿Ｌｏａｄ（ＤＥ）←（ＨＬ）

ＤｅｃＨＬ＆ＤＥ，ＤｅｃＢＣ，ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０

ED

ED

ED

レジスタ

間接

ソース

ブロック転送グループ

ロケーション

ローテートとシフト命令

ソースおよびディスティネーション

ローテイト

あるいは

シフトの型

ローテイトとシフト

ＡＢＣＤＥＨＬ (HL)

(IX

+d)

(IY

+d)

’ＲＬＣ’

’ＲＲＣ’

’ＲＲ’

’ＲＬ’

’ＳＬＡ’

’ＳＲＡ’

’ＳＲＬ’

’ＲＬＤ’

’ＲＲＤ’

CB

CB

CB

CB

CB

CB

CB

CB CB CB CB CB CB CB







07 00 01 02 03 04 05 06CB CB

CBCB

CB

CB

CB

CB

CB

CB

CB

CB

CB

CB

DD FD

d

DD

DD

DD

DD

DD

DD

FD

FD

FD

FD

FD

FD

d

d

d

d

d

d

0F 08 09 0A 0B 0C 0D 0E

17 10 11 12 13 14 15 16

1F 18 19 1A 1B 1C 1D 1E

27 20 21 22 23 24 25 26

2F 28 29 2A 2B 2C 2D 2E

3F 38 39 3A 3B 3C 3D 3E 3E 3E

2E 2E

26 26

1E 1E

16 16

0E 0E

06 06d

d

d

d

d

d

d

ED

ED

67

6F

Ａ

ＲＬＣＡ

ＲＲＣＡ

ＲＬＡ

ＲＲＡ

０７

０Ｆ

１７

１Ｆ

左ローテイト・サーキュラｂ７ｂ０ＣＹ

ＣＹ

右ローテイト・サーキュラ

左ローテイト

右ローテイト

算術的左シフト

算術的右シフト

論理的右シフト

０

０

左ローテイト

右ローテイト

ｂ３ｂ０ｂ０ｂ３ｂ０ｂ３

ＡＣＣ

（ＨＬ）デジット

ＡＣＣ

（ＨＬ）デジット

ブロックサーチ命令

ＲｅｐｅａｔｕｎｔｉｌＢＣ＝０ｏｒｆｉｎｄｍａｔｃｈ

ＨＬはアキュウムレータの内容と照合する

メモリの位置のポインタ。

ＢＣはバイトカウンタ。

’ＣＰＩ’

ＩｎｃＨＬ，ＤｅｃＢＣ

’ＣＰＩＲ’，ＩｎｃＨＬ，ＤｅｃＢＣ

’ＣＰＤ’ＤｅｃＨＬ＆ＢＣ

A1

B1

A9

B9

(HL)

レジスタ

間接

ED

ED

ED

ED

ｒｅｐｅａｔｕｎｔｉｌＢＣ＝０ｏｒｆｉｎｄｍａｔｃｈ

’ＣＰＤＲ’ＤｅｃＨＬ＆ＢＣ

ブロックサーチサーチ

ロケーション

割り込みとは

現在実行中の処理を一時中断し，より緊急度の高い処理に強制的に実行を移すこと．

１．電源遮断など異常事態が発生したときの対応２．プロセッサに比べて処理速度の遅い入出力装置とのデータ転送３．タイマからの割り込みを利用したリアルタイム制御４．不正な演算など異常事態が生じた場合からの復帰５．プログラムが暴走したときなどからの復帰

別の観点から見ると外部機器主導の制御方法である．処理中

処理依頼１

処理依頼２優先順位が高

い方から処理優先順位が低い

方の処理が行わ

れていた場合

処理１処理２

処理１

処理２

一般の処理と割り込み処理の違い START

CALL 処理１

CALL 処理２

CALL 処理３

CALL 処理４

CALL 処理N

CALL文による方法

メインプログラム

処理プログラム一般の処理

CALL文でジャンプする

割り込み処理

割り込み要求でジャンプする

処理ｐ

RETI

RETI

RETI

RETI

処理１

処理２処理N

処理３

START START

STARTSTART

START

割り込みによる方法

Z80の割り込み処理

IEI IEO IEI IEO IEI IEO IEI IEO

Z80

CPU メモリI/O１ I/O２ I/O３ I/O4

Vcc

H LH H L L L L

割り込み

INT信号

Iレジスタ２８H

IO2 アドレス００H

I ＋ IO2 ＝２８００H

0000H

2800H

3000H

4000H5000H

00H30H00H40H00H50H

処理１

処理２

処理３

00H 02H 04H06H

2802H

2804H

アドレス

テーブル ; PIO MODO 0

ORG 0000H

LD SP , 0000H

IM 2

LD A , 28H

LD I , A

LD A , 00001111B ；動作モードOUT (PIOCON) , A

LD A,00H ；割り込みベクトルOUT (PIOCON),A

LD A , 1000111B ;割り込み制御語OUT (PIOCON) , A

FFFFH

Z80のデージーチェーンでの割り込みサービス


Vcc


Vcc


Vcc

IEI IEO IEI IEO IEI IEO

Vcc

IEI IEO IEI IEO IEI IEO

Vcc

H H H H H

１．割り込み発生前のデージーチェーンの状態

サービス受付H H H L L

サービス受付サービス中断H H L L L

ポート１ポート２ポート３ポート４

２．ポート３が割り込みを要求し受け付けられる．

３．ポート２が割り込みを発生し，ポート３のサービスを保留

サービス完了サービス続行H H H L L

RETI

４．ポート２のサービスを完了しRETIを実行しポート３のサービスを再開

RETI

サービス完了H H H H H

５．ポート３のサービスを完了後RETIを実行する．

マイコンによる各種制御法

ＣＰＵＲＯＭ／ＲＡＭＩＯ－１ＩＯ－２

温度／モータ制御など

アドレスデータ

コントロール

制御計測

Ａ）一定時間毎に計測し，設定値との差を修正する。

Ｂ）設定値との差が指定値を上回ったときのみ修正をくわえる。

計測

計測制御

有効

時間

計測

計測制御

計測制御

有効

無効

無効

有効

計測制御

計測制御

計測制御時間

有効

有効

有効

無効

無効

無効

無効

無効

無効

マイコンの制御対象のおよその応答時間

１．キー入力：全く期待できない

２．ディスプレイ表示：６０分の１秒毎

３．モータ制御：数１０から数１００回転毎の計測と制御

４．温度制御：一般に対象物の温度慣性が大きく数分以上

５．音による計測制御：音波の伝搬速度による

６．光による計測制御：高速である

７．

８．

９．

１０．

マイクロコンピュータの構成

CPU ROM RAM I/O1

Add BUSData BUS

Control BUS

I/O2

16

813

クロック

CPU 中央処理装置

ROM 読み出し専用メモリ電源を切っても内容が消えない

RAM 読み書き（作業）用メモリ電源を切ると内容が消える

I/O 外部装置とのインターフェースに用いる。INPUT/OUTPUT

クロック CPUを動作させるための基準信号。

キーボード表示装置外部制御装置

外部制御装置例としてモータ制御回路、温度センサ etc

I/O

i8255

Z80PIO

など

クロック回路とパワーオンリセット回路

クロック回路リセット回路

５Ｖ

Ｄ

Ｃ

Ｒ

ＳＷ

図２３リセット回路

５ＶＲ

Ｃ

Ｘ

Ｆ／Ｆ

Ｒ

φ

図２２水晶発振回路

CPUの動作の基準となるＺ８０CPUのクロック条件は

電源ON時に自動的にリセットを掛けるCPUはリセットされると次の状態になるＰＣ＝＞００００Ｈ

ICメモリの種類

読出し書込みメモリ読出し専用メモリ

Read write memory RWM read only memory ROM

電源を切るとデータが消える電源を切ってもデータは消えない

ICメモリの分類ICメモリ

RAM

SAM

読み書き可能形

RAM

読出し専

用形 ROM

ユーザ書込

み形 PROM

書換え可能

形 EPROM

書換え

不可能形

マスクROM

DRAM

SRAM

電気的消去形

EEPROM

紫外線消去形

EPROM

CCD

ヒューズ切断形

（random

access

memory）

（read only

memory）

（programmable

ROM）

（ erasable

PROM）

（dynamic RAM）

（static RAM）

（electrically

erasable PROM）

（charge

coupled device)（sequential access memory）

記憶容量の表現

２１０＝１０２４ビット１Kbit １２８バイト

２１4＝１６３８４ビット１６Kbit ２０４８バイト２KB

２１６＝６５５３６ビット６４Kbit ８１９２バイト８KB

２２０＝１０４８５７６ビット１Mbit １３１０７２バイト 131KB

２３０=１０７３７４１８２４ビット１Gbit １３４２１７７２８バイト１３４MB

メモリ回路構成例例えば１６Kビットメモリの場合

１ビット構成並列１ビット＊１６３８４

４ビット構成並列４ビット＊４０９６

８ビット構成系列８ビット＊２０４８

データ線

D7

D0

１Bit

構成

４bit

構成

８bit

構成

行アドレス

列アドレスメモリメモリメモリ

メモリ回路例

ROM ８KB ００００H ～ 1FFFH メモリ名 2764RAM ８KB ２０００H ～３FFFH メモリ名 6264

ＲＡＭ（６２６４）

ＲＯＭ（２７６４）

ＤＡ

ＡＤＤ０－１３

８

Ａ１４

ＣＳＣＳ

ＲＤ

ＭＲＥＱ

ＷＲ

１ＦＦＦＨ

３ＦＦＦＨ

００００Ｈ

ＦＦＦＦＨ

ＲＯＭ

ＲＡＭＯＥＯＥ

ＷＷ

i８２５５の動作

１．形状とピン配置

２．i８２５５のブロック構成

３．動作モード

４．コントロールワードの設定

５．Cポートのビット制御ワードの設定

６．回路例

１．形状とピン配置内部側端子外部側端子

PA7

PA0

PB7

PB0

PC7

PC4PC3

PC0

ポートAグループ

ポートBグループ

D7

D0

CS

RD

WR

A1

A0

RESET

データ線

２．i８２５５のブロック構成

RD

WR

A1

A0

RESET

CS

CPUデー

タバス

Ｄ０－Ｄ７

データ

バスバ

ッファ

リード

ライト

コント

ロール

グループA

コントロー

ルレジスタ

（４）

グループＢ

コントロー

ルレジスタ

（４）

グループ

Aポート

PA（８）

グループ

Ｂポート

（８）

グループ

Aポート

Ｃ上位

グループ

Ｂポート

Ｃ下位

入出力

PA０-PA7

入出力

PC4-PC7

入出力

PC０-PC３

入出力

PB０-PB７

CPU側周辺側

（）内はビット数

３．i８２５５の動作モード１．モード０ベーシック入出力動作単純な入力，あるいは出力ポートとして使用（PA７－０ PC上位７－４ PC下位３－０ PB７－０）

２．モード１ストローブ入出力動作８ビットのデータポート（入力または出力）と４ビットのコントロールポートからなる．PAグループ（PA７－０ PC上位７－４）PBグループ（ PC下位３－０ PB７－０）

３．モード２ストローブ双方向バス入出力動作（PAグループのみ）データの入出力に同一のポートを使用し双方向バスを通して周辺デバイスと接続する．データ入出力の制御はモード１と同様にコントロール信号及びステータス信号を用いる．データポートとしてAポートのみ使用する．コントロール／ステータスポートはポートC（PC7-PC3）の５ビット使用

４．i８２５５のモードセットモード０ベーシックインプットアウトプットモード（A,Bグループ）

モード１ストローブインプットアウトプットモード（A,Bグループ）

モード２双方向バス（Aグループのみ）

モードセットのコントロールワードであるとき１

グループモードモード０のときD6D5は００モード１のときD6D5は０１モード２のときD6D5は１X

ポートA OUTPUTのとき０INPUTのとき１

ポートC（上位４ビット）

グループBモード

モード０のとき０

モード１のとき１

OUTPUTのとき０INPUTのとき１

ポートB

OUTPUTのとき０INPUTのとき１

ポートC（下位４ビット）

D7 D6 D5 D4 D3 D2 D1 D0

５．i８２５５のビットセットリセットコントロールワードの設定ビットセット／リセットのコントロールワード

であるとき０ドントケア

ビット選択

セット／リセット

セット（”H")のとき１リセット（”L")のとき０

ポートC

選択ビットD3 D2 D1

PC7 １１１PC6 １１０PC5 １０１PC4 １００PC3 ０１１PC2 ０１０PC1 ００１PC0 ０００

D7 D6 D4 D3 D2 D1 D0D5

６．回路例

Ａ

Ｂ

Ｃ５

Ｃ４

Ｃ３

Ｃ２

Ｃ１

Ｃ０

８

ｉ８２５５

Ａ１

Ａ３

Ａ０

ＤＡ

６０－５

ＰＭＭ８７１３

ＵＳ

Ｐ

ＧＮＤ

５Ｖ

ＳＴＡＲＴ

ＳＴＯＰ

ＭＯＤＥ

ＧＯＡＬ

５Ｖ

ＣＳ

ＷＲ

ＲＤ

ＲＥＳＥＴ

ＲＤ

ＷＲ

ＩＯＲＱ

図２６ｉ８２５５回路

Z80PIOの動作


２．Z80PIOの構成

３．動作モード


５．

６．回路例

２．Z80PIOの構成


PIOの動作語の設定

D7 D6 D5 D4 D3 D2 D1 D0

M1 M0 X X 1 1 1 1

D7 D6 D5 D4 D3 D2 D1 D0

IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

D7 D6 D5 D4 D3 D2 D1 D0

EI A/O H/L MF 0 1 1 1

D7 D6 D5 D4 D3 D2 D1 D0

MB7 MB6 MB5 MB4 MB3 MB2 MB1 MB0

D7 D6 D5 D4 D3 D2 D1 D0

V7 V6 V5 V4 V3 V2 V1 V0

モード３

YES

NO

YES

YES

NO

NO

マスク・フォローズ

割り込み使用

モードワード

データ・ディレク

ション・ワード

インタラプト・コ

ントロール・ワード

インタラプト・

マスク・ワード

インタラプト

・ベクトル

Z80PIOの初期化終了

D0は０のみ

５．プログラム例（１）

５．プログラム例（２）

５．プログラム例（３）

i８２５１の構成

８２５１の信号名と機能

ＴｘＤ (transmitter data）送信データＲｘＤ (receiver data）受信データＤＳＲ (data set read) 通信する相手側が通信可能な時、“０”となる。ＤＴＲ（data terminal ready) こちら側が通信可能な時、“０”となる。ＣＴＳ（clear to send) 相手側がこちらからの送信を要求する時、“０”となる。ＲＴＳ（request to send) 相手側からの送信を要求する時、“０”となる。

TxE (transmitter empty) 送信バッファが空の時、“１”となる。ＴｘＲＤＹ(transmitter ready) 送信データをプロセッサに要求する信号である。ＴxE=1かつＣＴＳ＝０の時、“０”となる。 RxRDY(receiver ready) 受信データが受信バッファに入った時、１となり、プロセッサにデータの読みだしを要求する。 TxC (transmitter clock) 送信用クロックパルスＲｘＣ（receiver clock) 受信用クロックパルス

Z80CTCの動作

Z80SIOの動作

マイクロコンピュータを構成する部品の知識抵抗

１．固定抵抗

２．集合抵抗

３．可変抵抗

４．抵抗の等価回路

マイクロコンピュータを構成する部品の知識コンデンサ

１．固定コンデンサ２．可変コンデンサ３．コンデンサの種類電解コンデンサセラミックコンデンサマイラコンデンサ空気コンデンサ

４．コンデンサの等価回路と周波数特性

マイクロコンピュータを構成する部品の知識ダイオード

１．整流ダイオード

２．発光ダイオード

３．検波ダイオード

４．定電圧ダイオード

５．定電流ダイオード

６．可変容量ダイオード

７．フォットダイオード

マイクロコンピュータを構成する部品の知識トランジスタ

１．トランジスタの構造（PNP，NPN）

２．トランジスタの動作

３．

マイクロコンピュータを構成する部品の知識 TTL

マイクロコンピュータを構成する部品の知識基板

マイクロコンピュータを構成する部品の知識 OPアンプ

１．形状２．名称例３．差動増幅回路４．非反転増幅回路５．反転増幅回路６．微分回路７．積分回路８．加算回路９．比較回路

OPアンプの動作（差動増幅）

OPアンプの動作（反転増幅）

OPアンプの動作（非反転増幅）

OPアンプの動作（微分回路）

OPアンプの動作（積分動作）

OPアンプの動作（比較動作）

OPアンプの動作（加算回路）

マイクロコンピュータを構成する部品の知識 FET

論理回路の知識（OR,NOR)

論理回路の知識(AND NAND)

論理回路の知識(BUFFER NOR)

論理素子のシンボル

カラーコードの知識

１茶を１杯２赤い２んじん３第３の男４黄子恵子５五月みどりみどりご６青二才の６で無し７紫７部８８イヤー９ホワイト９リスマス０黒い０服

パワーオンリセット動作

Ｚ８０は電源ONしてもプログラムカウンタは００００Hでない

プルアップ回路と動作

スリーステートバッファ回路の動作

回路の知識（定電圧駆動と定電流駆動）

回路の知識（鳳ーテブナンの定理）

回路の知識（重ね合わせの理）

電子回路の知識（等価回路）

i８２５５による制御回路例

RESET

PB0

PB0

PB7

PA0

PA7

PC0

PC7

ＡＢ

０１２

Ｇ

３

22

5V

5V

5V

3.9V

1K

1K

1K1K

22

22

22

22

22

22

220

5V

20K

3.9V

3K

1.1K

0.1

10K TPS603

ﾎﾄTR

10μF10K

10K

8.2K 20K

100K

1K10μF

MIC

3.3K

3.9V

外部入力

LED1

LED8

μPA2003×4

7406×4

DATAC0C1

VCC RS

C0CLK

A1

A0A2

A3

10K

ﾘﾚｰ1 ﾘﾚｰ35V

μPA2003×3

10K

VR

10μF

10μF

100μF

LM386

2SD633×41K

1K

1K

1K

PA0

PA7

PC0

PC7

PB7

PB4

PB1

PB2

PB3

CS

RESET

A0

A1

RD

WR

D0

D7

D7

D0

RD

WR

A0

A1

CS

DIR

A B

G

10K

5V

1K

74LS32

74LS00

74LS04

74LS04

74LS04

74LS04

10K 5V

5V

10K

10K 10K 10K

74LS00

74LS266

74LS139

74LS245

33

5V

3.9V

GND

47μF

RD3.9EB

0.1×9

47μF100μF

5V

GND

割り込み出力

5V

5V

10K

10KI/OW(WR)

I/OR(RD)

D0

D7

I/O

RESETOUT

A1

A0

A2A3

A4

A5

A6

A7

割り込みＳＷ

ＩＣ２

ｉ８２５５

ＩＣ１

ｉ８２５５

5V

LM358

LM358MZ-5 MZ-5MZ-5

SP

ＭＢ－４０５２

JD

JC

JB

JA

ブロック構成図

ＬＥＤ駆動回路

リレー駆動回路

オーディオアンプ

スピーカ

Ａ／Ｄ

コンバータ

ＳＷ－１ＳＷ－２ＳＷ－３ＳＷ－４

リレー

リレー

リレー

外線端子

ホトトランジスタ

サーミスタ

マイク

外線端子

光

温度

音

ブッファ

ポートＡ

ポートＢ

ポートＣ

ユーザに開放

ＰＢ7-0

ＰＣ7

ＰＣ6-4

ＰＡ3-0

ＰＡ7

ＰＣ3-0

アドレス

レコード

回路

Ａ2-1

Ｄ7-0

ＣＳ

ＷＲ

ＲＤ

ＣＳ

Ａ2-1

ＷＲ

ＲＤ

Ｄ7-0

ＩＣ

２８２５５Ａ

Ａ2-1

ＷＲ

ＲＤ

Ｄ7-0

Ａ7-2

ＩＯＲＱ

ＩＣ

1８２５５Ａ

アドレスレコード回路

Ｂ

Ａ0

Ａ1

Ａ2

Ａ3

Ａ4

Ａ5

Ａ7

Ａ6

５Ｖ

Ｙ0

Ｙ1

Ｙ2

Ｙ3

ＣＳ

Ｇ

Ａ

ＪＡ

ＣＳ

５ＶＳＢ８－１０３

ＳＢ８－１０３

Ａ0

Ａ1

７４ＬＳ００

７４ＬＳ２６６

１０Ｋ ×４

２．２Ｋ７４ＬＳ１３９

図５アドレスレコード回路

８２５５

８２５５

LED駆動回路

２．７Ｋ

７．２Ｋ

３Ｋ

２２０・ＰＡ-２００３

２２０

８２５５Ａ

ポートＢ８２５５Ａ

ポートＢ

５Ｖ５Ｖ

７４０６

図６ＬＥＤ駆動回路

センサ回路MIC

ＲＳ

ＤＡＴＡ

ＡＤＣ・ＣＬＫ

Ｃ０

Ａ０

Ａ１

Ａ２

Ａ３

Ｃ１

ＶＣＣ２

ＣＳ

ＭＢ４０２５

３．９Ｖ

１０・Ｆ１Ｋ

１００Ｋ

１０Ｋ

３．３Ｋ

１０Ｋ

１０・Ｆ

ＬＭ３５８

２０Ｋ

３Ｋ

１．１Ｋ

８．２Ｋ

２０Ｋ

０．１・Ｆ

３．９Ｖ

１０Ｋ

５Ｖ

３．９Ｖ

ＬＭ３５８

図１２センサ回路

ＰＡ7

ＰＣ3

ＰＣ2

ＰＣ1

ＰＣ0

８２５５Ａ

外部入力

サーミスタ

ホトＴＲ

ＴＰＳ６０３

２．０

１．８

１．６

１．４

１．２

１．０

０．８

０．６

０．２

０．４

０．０

－１００１０２０３０４０

出力電圧

（Ｖ）

温度（゜Ｃ）

図１３温度センサ回路の出力電圧

ステッピングモータの構造

Ａ相

Ｂ相

Ａ相

Ｂ相

Ａ

Ａ

Ａ’Ａ’

ＢＢ

Ｂ’

Ｂ’

青

緑

黄

赤白

緑

図１４ステッピングモータＫＰ４Ｐ８－２０６の構造

Ａ

固定子

Ａ

Ｂ’

Ｂ’

＋電源へ＋電源へ

Ｂ

Ｂ

Ａ’Ａ’

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