SIGNAL INTEGRITY

“This chapter is contributed by Raymond Y. Chen, Sigrity, Inc., San Jose, California.

E-mail: chen@sigrity.com”

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1. 개요 ............................................................................................................................... 2 2. SI 문제 ........................................................................................................................... 3

2.1. 전통적인 SI 문제....................................................................................................................3 2.2. SI 문제는 어디에서 발생하는가...............................................................................................3 2.3. Electronic Packaging 에서의 SI...............................................................................................4

3. SI 해석 ........................................................................................................................... 5 3.1. 설계 계통에서의 SI 해석 .........................................................................................................5 3.2. Principles of SI Analysis .........................................................................................................7

4. 설계에서의 SI 문제 .......................................................................................................... 9 4.1. Rise Time과 SI .....................................................................................................................9 4.2. Transmission Lines, Reflection, Crosstalk ...............................................................................9 4.3. Power/Ground Noise................................ ................................ ................................ ............ 10

5. Modeling and Simulation.................................................................................................13 5.1. EM Modeling Techniques ..................................................................................................... 13 5.2. SI Tools .............................................................................................................................. 14 5.3. IBIS ................................ ................................ ................................ ................................ .... 15

6. SI 예제 ..........................................................................................................................17 References ...........................................................................................................................19 7. SI Jargon .......................................................................................................................21

Fall Time................................................................................................................................... 21 Flight Time................................................................................................................................. 21 ISI (Inter Symbol Interference) ................................ ................................ ................................ .... 21 Jitter .......................................................................................................................................... 21 Overshoot/Undershoot ................................................................................................................ 21 Period ....................................................................................................................................... 21 Push-out/Pull-in.......................................................................................................................... 21 Ringback ................................................................................................................................... 21 Rise Time .................................................................................................................................. 21 Skew ......................................................................................................................................... 21 Tco (Clock to output valid delay) ................................................................................................. 22 Th (Signal hold time to clock input).............................................................................................. 22 Tsu (Signal setup time to clock input) .......................................................................................... 22 Vil/Vih (Voltage input low/high) ................................ ................................ ................................ .... 22 Vol/Voh (Voltage output low/high)................................................................................................ 22 Vt (Threshold voltage) ................................................................................................................ 22

8. Resource Center............................................................................................................23 8.1. Internet ............................................................................................................................... 23 8.2. Papers ................................................................................................................................ 23 8.3. Books (in alphabetical order) ................................................................................................ 24

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1. 개요 고속 디지털 설계에서, signal integrity 는 중요한 문제가 되어왔고, 설계자에게 커져가는 어려움으로 다가온다. 많은 signal integrity 문제는 근본적으로 전자기적 현상이며, 따라서 EMI/EMC 논의와 관계가 있다. 여기에서, 우리는 무엇이 전형적인 signal integrity 문제인지, 어디에서 발생하는지, 그것을 이해하는 것이 왜 중요한지, 이들 문제를 어떻게 해석하고 풀어갈 것인지에 대하여 논의할 것이다. 또한, 현재 signal integrity 해석에 이용되는 여러가지 소프트웨어툴과 이 분야에서의 현 추세에 대해서도 소개할 것이다. Signal Integrity(SI)라는 용어는 전자 설계 관점에서 두가지 개념으로 설명된다— timing 과 신호의 quality(형태의 정확성:shape)이다. 신호가 예정대로 목적지에 도달했는가? 그리고, 그랬다면, 신호의 상태는 양호한가? Signal integrity 해석의 목적은 신뢰성있는 고속 데이타 전송을 확인하는데 있다. 디지털 시스템에서, 신호는 1 또는 0 이라는 논리형태로 한 지점에서 다른 지점으로 전송되며, 이는 실제로 특정한 기준 전압형태이다. Receiver 의 입력 게이트에서, 기준값 Vih 이상의 전압은 1 로 간주되며, 반면 기준값 Vil 이하의 전압은 0 으로 간주된다. Figure 1 은 완벽한 논리 집합에서 이상적인 전압 파형을 나타낸다. 반면 Figure 2 는 실제 시스템에서의 신호를 나타낸다. 0과 1 로 구성된 좀더 복잡한 데이타는 실제로 연속적인 전압 파형이다. 수신단에서는 이진 정보를 얻기위해 파형을 표본화해야 한다. 데이타 표본처리(sampling process)는 대개 Figure 3에서 보여진 것과 같이 clock signal 이 상승하거나 떨어질 때 이루어진다. 개략도로부터 분명히 데이타가 수신단에 제 시간에 도달해서 모호하지 않은 논리 상태로 안정되었을 때, 수신단이 데이타를 읽어들인다는 것을 알 수 있다. 데이타의 지연이나 데이타 파형의 왜곡이 있다면, 데이타 전송은 실패할 것이다. 상상해보라. 표본화가 이루어지는 동안, Figure 2의 신호 파형이 회색영역에서 과도한 ringing(울렁임)을 나타낸다면, 감지된 논리값은 신뢰할 수 없을 것이다.

Figure 1. Ideal waveform at the receiving gate. Figure 2. Real waveform at the receiving gate.

Common Clock

Data1 Data2

Data1 Data2

Data at Driver

Data at Receiver

T1 T2

t valid(MAX) t valid(MIN)

t hold

t setup

t flight Figure 3. Data sampling process and timing conventions.

Voltage

Time

Vih

Vil Gray Zone

Voltage

Time

Maximum Overshoot

Ringing

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2. SI 문제 2.1. 전통적인 SI 문제 “Timing” 은 고속 시스템의 전부이다. Signal timing 은 신호가 전파되어가는 물리적 길이에 의해 발생하는 지연에 관계된다. 또한, threshold 에 이르렀을 때 파형과도 관계가 된다. 신호파형의 왜곡은 다른 작용에 의해 발생할 수 있다. 그러나, noise 문제에 대해서는 다음과 같은 중요한 세가지가 존재한다:

• Reflection Noise Due to impedance mismatch, stubs, vias and other interconnect discontinuities.

• Crosstalk Noise Due to electromagnetic coupling between signal traces and vias.

• Power/Ground Noise Due to parasitics of the power/ground delivery system during drivers’ simultaneous switching output (SSO). It is sometimes also called Ground Bounce, Delta-I Noise or Simultaneous Switching Noise (SSN).

이들 세 종류의 SI 문제외에도, 신호파형의 왜곡을 발생시킬 수 있는 다른 Electromagnetic Compatibility 또는 Electromagnetic Interference (EMC/EMI) 문제가 있다. SI 문제가 발생하고 noise margin 이 충분하지 않을 때— 스위칭 수신단의 입력은 Vih 의 최소값 아래 또는 Vil 의 최대값 위에서 굴절된다; 정지(quiet) 수신단의 입력은 Vil 의 최대값 위로 올라가거나 Vih 의 최소값 아래로 떨어진다; power/ground 전압 요동은 데이타 수신을 방해하고 , 이 때 logic error, data drop, false switching, 또는 심지어 시스템 고장이 발생할 수도 있다. 이런 형태의 noise는 시스템이 만들어지거나 prototype 이 만들어진 후에는 진단하거나 해결하기가 매우 어렵다. 이들이 발생하기 전에 이들 문제를 이해하고 해결하는 것으로, 프로젝트 진행시 많은 시간 이들 문제를 다뤄야할 필요가 없어지며, 차례로 개발 주기를 줄이고 비용을 절감하게 될 것이다[1]. 이 글의 후반부

에서는 이들 noise 현상의 물리적인 반응, 원인, 해석과 시뮬레이션에 있어서의 모델, 이들 문제를 피하는 방법들에 대하여 좀더 살펴볼 것이다. 2.2. SI 문제는 어디에서 발생하는가 시스템내의 모든 종류의 상호연결을 통해 신호가 이동할 때부터, 소스단 또는 수신단에서 일어나는 전기적 충격은 신호 timing 과 quality 에 지대한 영향을 끼친다. 전통적인 디지털 시스템에서, die(칩) 위의 off-chip drivers 로부터 발생한 신호는 c4 나 wire-bond connection 을 거쳐 칩패키지로 흘러간다. 칩패키지는 single chip carrier 이거나 multi-chip module(MCM)일 수 있다. 칩패키지의 solder bumps 를 통해, 신호는 인쇄회로기판(PCB)로 들어간다. 이때, 전통적인 패키지구조는 daughter card, mother board 또는 backplane 을 가진다. 그러면 신호는 ASIC(Application Specific Integrated Circuit) 칩, memory module 이나 termination 단과 같은 또 다른 시스템 구성단으로 계속해서 흘러들어간다. 케이블과 컨넥터와 마찬가지로 칩패키지와 PCB 는 소위 Figure 4 와 같은 다른 레벨의 전자 패키지를 형성한다. 패키지 구조의 각 레벨에는 신호를 전달시키는 전기적 길을 형성하는 금속 trace, via, power/ground plane 과 같은 통상적인 연결로가 있다. 이것이 시스템의 signal integrity 에 지대한 영향을 주는 packaging interconnection 이다.

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Figure 4. Signal Integrity Challenges Appear in IC Packages and PCBs.

2.3. Electronic Packaging 에서의 SI 고속/고밀도 소자로의 기술 추이는 패키지 성능을 한계에 이르게 만들었다. 현재 개인용 컴퓨터의 clock 속도는 GHz 범위에 이른다. 신호의 rise-time 이 200ps 보다 작아짐에 따라, 디지털 신호의 중요한 주파수 성분은 적어도 10GHz 까지 확대되었다. 이는 매우 빠르게 변할 수 있고 받아들일 수 없을 정도로 signal integrity 가 홰손되지 않도록 광대역 신호를 지원할 수 있는 컨넥터와 패키지 공정을 필요로 한다. 칩설계와 공정기술은 놀라운 진보를 경험해왔다: 게이트 길이는 1960 년대 50 µm 에서 오늘날 0.18 µm 까지 작아졌으며, 앞으로 몇 년내에 0.1 µm 에 이를 것이다: 그리고, 게이트의 근본적인 지연은 수십 pico-second 까지 시간에 대해 지수함수 모양으로 감소되고 있다. 그러나, 패키지 설계는 상대적으로 뒤떨어졌다. 현재의 기술로, 패키지 상호연결 지연은 시스템 timing budget 에 주요한 요인이고 고속 시스템 설계의 애로사항이 되었다. 오늘날 패키지 성능이 전체 시스템 성능의 중요한 제한 요소중 하나라는 것은 일반적으로 받아들여지고 있다. 고성능의 하부 micron microprocessor 의 발전, 기가비트 네트웍의 실현, 광대역 인터넷 접속에 대한 요구는 모든 전자 시스템내에서 신뢰할만한 고속 데이타 전송을 위한 고성능 패키지 구조의 발전을 필요로 한다. Signal Integrity 는 이들 패키지(chip carriers and PCBs)를 설계하고 이들 패키지를 함께 결합시킬 때 고려되는 가장 중요한 요소중 하나이다.

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3. SI 해석

3.1. 설계 계통에서의 SI 해석 Signal integrity 는 새로운 현상이 아니며 디지털 시대의 초기부터 항상 중요하게 여겨진 것도 아니다. 그러나, 정보기술의 폭발적인 발전과 인터넷시대가 도래하면서, 사람들은 갖가지 고속 디지털 통신/컴퓨팅 시스템을 통해 항상 연결될 수 있다. 이 광대한 시장에서, SI 해석은 이들 전자상품의 신뢰성을 보증하기 위해 점점 더 중요한 역할을 해갈 것이다. pre-layout SI 지침없는 prototype 은 성능측정에 적합하지 않으며, post-layout SI 검증없는 상품은 시장에서 실패할 수 있다. Figure 5 는 고속 설계 과정에서 SI 해석의 역할을 나타낸다. 이 차트로부터, 우리는 SI 해석이 설계 계통 전반에 걸쳐 적용되며, 각각의 설계단계에서 공고히 결합되는 것을 알 수 있다. 또한, SI 해석을 두가지 주요 단계— preroute analysis, postroute analysis— 로 분류하는 것은 잘 알려진 바이다. Figure 5. SI analysis in the design flow.

NO

YES

Architecture/ Schematic

Interconnect Characterization Select I/O buffer, package, board, and connector for performance requirement

Generate Physical Design Guidelines Noise budget, timing budget assessment

Component Placement

Constraint Driven Layout Final placement, Critical route, autoroute

Verification Prototype, lab measurement

Meet SI conditions

Successful Design

SI analysis Comparison studies

SI analysis Find solution space by simulating corner cases

SI analysis Pre-layout analysis

SI analysis Simulation of reflec-tion, crosstalk, SSN

SI analysis Post-layout simulation

System Requirements

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Preroute 단계에서, SI 해석은 I/Os, clock distributions, chip package types, component types, board stack-ups, pin assignments, net topologies, termination strategies 에 대한 기술 선택에 사용될 수 있다. 여러가지 설계 변수가 고려될 때, 상이하게 임박한 경우에서 batch SI 시뮬레이션은 다음 단계의 물리적 설계에 대한 일련의 최적 지침을 제시할 것이다. 또한, 이 단계에서 SI 해석은 개발된 지침이 component 의 위치와 routing 에 대한 제한요소로 작용할 수 있기 때문에 constraint driven SI 설계라고도 불리운다. Preroute 단계에서 constraint driven SI 설계의 목적은 물리적인 layout 의 signal integrity 를 확인하는 것이다. 이것은 noise 와 timing budget 에 대한 위치선정/routing constraint 로 이어지며, 허용된 최대 noise level 을 초과하지 않을 것이다. 이해할 수 있고, 깊이있는 preroute SI 해석은 재설계에 대한 노력과 위치/route 반복을 감소시킬 것이고, 결국 설계주기를 줄이게 될 것이다. 초기 물리적 layout 에서, postroute SI 해석은 SI 설계지침과 constraint 의 정확성을 점검한다. 이것은 현재 설계에서 reflection noise, ringing, crosstalk, ground bounce 와 같은 SI 문제를 점검한다. 물론, preroute 단계에서 지나치는 SI 문제를 처리하지 못할 수도 있다. 왜냐면 postroute 해석은 계산된 데이타나 모델보다 오히려 물리적 layout 에 대한 것이기 때문이다. 따라서, 이것은 좀더 정확한 시뮬레이션 결과를 나타내야한다. SI 해석이 전체 설계과정에 걸쳐 실현되면, 신뢰할만한 고성능 시스템을 빠른 시간내에 완성할 수 있다. 과거에, 거의 또는 전혀 signal integrity 문제가 관심을 끌지 못할 때 layout 기술자에 의해 만들어진 물리적인 설계물은 단지 기계적 그리기일뿐이었다. 그러나, 고속 전자 시스템 설계 추세가 계속되는 동안, 하드웨어 시스템을 개발하는 시스템 기술자들은 SI에 관심을 가지게 되었고, signal integrity 시각에서 주로 설계지침과 routing constraint 을 채용하게 되었다. 종종, 이들은 대부분 지식이 이전 상품을 제작한 기술자로부터 나왔기 때문에 단순히 일부 SI 문제에 대한 답을 거의 알지 못하였다. 요즘, 이런 어려움에 직면하여, 설계팀(Figure 6 참조)은 이 부각된 기술분야에 전문가인 SI 전문가를 필요로 한다. 새로운 소자군이나 칩패키지와 보드에 대한 새로운 공정처리기술과 같은 새로운 기술이 검토중인 상황에, SI 전문가는 SI 시각에서 이 기술의 전기적 특징을 잡아낼 것이며, SI 모델링과 시뮬레이션 소프트웨어를 이용하여 layout 지침을 개발할 것이다[2]. 이들 SI 툴은 vias, traces, plane stackup 과 같은 interconnection 을 모델링하기에 충분히 정확해야한다. 그리고, 또한 이들은 매우 효율적이어서 임의의 driver/load 모델에 대한 특정 해석과 termination 방식을 쉽게 수행할 수 있어야 한다. 끝으로, SI 전문가들은 일련의 설계규칙을 결정하고 설계자와 layout 기술자들에게 이를 넘길 것이다. 그리고 나서, 전체 시스템 설계를 맡고 있는 설계자는 설계규칙이 성공적으로 채택되었는가 검증해야한다. 그들은 일단 보드가 초기에 배열되고(placed) 루트가 정해진(routed) 상태에서 몇 개의 중요한 네트에 대해 SI 시뮬레이션을 실행할 수도 있다. 그리고, 그들은 또한 post-layout 검증도 마찬가지로 실행할 수도 있다. 그들이 실행하는 SI 해석은 많은 네트를 포함한다. 그러므로, SI 전문가가 기대하는 정확성을 만족시키지 못한다고 하더라도, 시뮬레이션은 빨라야 한다. 일단 layout 기술자들이 SI 용어로 결정된 위치선정과 루트결정(routing)을 받으면, 그들은 이들 제약에 기반한 최적의 물리 설계구조를 만들어야 한다. 그리고, 그들은 SI 툴을 이용한 routed system 에 어떤 SI 문제가 있는지 통보할 것이다. 문제가 지적되면, layout 기술자들은 설계자들, SI 전문가들과 이들 SI 문제를 해결하기 위하여 공동 작업을 하게 될 것이다.

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3.2. Principles of SI Analysis 디지털 시스템은 세가지 단계의 범주로 해석될 수 있다: 논리, 회로 이론, 전자기장(EM). 세가지 범주중 가장 추상적인 논리단계는 SI 문제가 어디에서 쉽게 발견될 것인가하는 것이다. 가장 낮은 추상수위의 EM field 는 다른 범주의 근본이 된다[3]. SI 문제의 대부분은 근본적으로 reflection, crosstalk, ground bounce 와 같은 EM 문제이다. 그러므로, EM 시각에서 SI 문제의 물리적 현상을 이해하는 것이 매우 유용하다. 예를 들어, Figure 7 과 같은 다층 패키지구조에서, via_a 의 스위칭 전류는 전자기파를 발생시키고, 이는 via 로부터 금속평면사이로 퍼져나간다. 금속평면사이에 형성된 전자기장은 평면사이에 전압차를 발생시킨다(전압은 전기장을 적분한 것이다). 전자기파가 다른 via에 도달하면, 그 via 에 전류를 유도시킨다. 그리고, 유도전류는 차례로 다시 전자기장을 발생시킨다. 전자기파가 패키지의 가장자리에 도달하면, 그들 중 일부는 대기중

으로 복사되고 나머지는 반사되어 다시 평면사이로 돌아온다. 전자기파가 패키지 내부로 반사되어 돌아오면, 다른 전자기파와 중첩되어 공진을 발생시킬 수 있다. 파의 전파, 반사, 커플링, 공진은 신호의 과도 상태에서 패키지내에 발생하는 전통적인 EM 현상들이다. 심지어 패키지 구조의 모델링에서 회로해석보다 전자기장 해석이 더 정확하다고 해도, 현재, interconnect model 의 공통 접근방식은 회로이론에 기반을 두고 있으며, SI 해석은 회로 시뮬레이터에 의해 실행되고 있다. 이것이 전자기장 해석이 회로해석보다 훨씬 더 복잡한 알고리즘을 필요로 하고 더 많은 계산 자원을 사용하는 이유이다. 회로해석은 저주파에서 정전기장 문제로 근사되면서 훌륭한 SI 해법을 제시한다.

Figure 7. Multi-layer packaging structure.

SPICE 의 다른 형태로써 전통적인 회로 시뮬레이터들은 노드해석법을 채용하며, 저항, capacitor, inductor와 같은 집중회로소자에서의 전압과 전류를 풀어낸다. SI 해석에서, 종종 interconnect 는 집중회로소자로 모델링된다. 예를 들어, PCB 위의 trace 는 단순히 유한한 도전도를 가지는 저항으로 모델링될 수 있다. 이 집중소자모델(lumped circuit model)에서, trace 양단에 걸리는 전압은 즉각적으로 바뀌며, 양단을 통과하는 신호의 전파시간은 무시된다고 가정한다. 그러나, trace 양단을 지나가는 신호의 전파시간을 고려해야한다면, 계단형태의 R-L-C 네트웍과 같은 분산소자모델(distributed circuit model)이 trace 를 모델링하는데 적용될 것이다. 분산소자모델이 필요한지, 경험적 법칙을 사용할지 결정하기 위해— 만약 신호의 rise time이 왕복전파시간과 비슷하다면, 분산소자모델을 사용할 필요가 있다. 예를 들어, PCB 위의 FR-4 재질에서 3cm 길이의 stripline trace는 200ps 전파지연을 나타낸다. 33MHz 시스템에 대해서, 신호의 rise time 을 5ns 로 가정하면, trace 지연은 무시해도 좋다. 그러나, 500MHz 시스템에서 300ps rise time 을 가질 때, trace 의 200ps 전파지연은 중요해지며, trace 를 모델링하는데 분산소자모델이 사용되어야 한다. 이 예를 통해, 고속설계에서 계속 감소하는(ever-decreasing) 신호의 rise time 에 대하여 SI 해석시 분산소자모델이 사용되어져야만 함을 쉽게 알 수 있다.

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또 다른 예가 있다. 15cm×15cm 크기의 PCB 위에 한 짝의 통판 power 와 ground plane 이 있다고 가정하자. 회로이론의 관점에서 이 평면을 크고 완전한 집중소자 capacitor 로서 작동하리라고 생각하는 것은 지극히 당연하다. Capacitor 모델 C= erA/d, 정전기학의 해,는 평면상의 어느 지점에서도 전압은 동일하며, 저장된 모든 전하량은 평면의 어느 지점에서나 즉각적으로 이용가능하다고 가정한다. 이는 DC나 저주파에서는 사실이다. 그러나, 스위칭 rise time 이 300ps 일때, power/ground 평면에서의 막대한 과도전류를 그리려면, power/ground 구조는 심각한 지연을 가지는 2 차원 분산네트웍으로 고려되어야 한다. 이때, 스위칭 지점의 작은 반경내에 위치한 일부 평면 전하조차도 막대한 계산을 필요로 할 수 있다. 그리고, power/ground 평면사이의 전압은 위치에 따라 다르다. 이 경우, 이상적인 집중소자 capacitor 는 명백하게 전파효과를 계산할 수 없다. 2 차원 분산 R-L-C 회로망이 power/ground 평면을 모델링해야만 한다. 요약하자면, 현 고속 설계 추세가 계속됨에 따라, 빠른 rise time으로 인해 패키지 interconnec t 의 분포된 본질이 드러난다. 분산소자모델은 SI 해석에 있어서 전파지연을 시뮬레이션하기 위해 적용되어야 한다. 그러나, 고주파에서, 분산소자모델링 기법조차도 충분하지가 않으며, 맥스웰 방정식 풀이에 기반한 전자기장 해석이 자신의 역할을 해야한다. 후반부에서(역주: 이 말은 이 책의 후반부를 의미함. 이 글은 책의 일부임), trace 는 집중소자 저항이나 R-L-C ladder로 모델링되지 않을 것이다. 이것은 전송선로 이론(transmission line theory)에 기반을 두고 해석될 것이다; 그리고 power/ground 평면은 radial transmission line theory 를 이용하여 평행판 waveguide 로 다뤄질 것이다. 지금까지의 논의에서 알아본 것과 같이, rise time 은 SI 문제에서 매우 중요한 요인임을 알 수 있다. 따라서 rise time에 대한 좀더 확장된 논의가 다음 절에 이어질 것이다.

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4. 설계에서의 SI 문제

4.1. Rise Time 과 SI 얼마전까지, 트랜지스터의 rise/fall time 은 nano-second 범위에 머물러 있었다. 오늘날, 칩공정기술의 혁신적인 발전으로, 실리콘 크기는 획기적으로 작아지고 있으며, 트랜지스터의 채널 길이는 micron 보다 작은 범위까지 작아졌다. 이러한 추세로 인해, 오늘날 논리소자군은 대단히 빠른 속도로 동작한다. 이들의 rise/fall time 은 수백 pico-second 이다. 더 작은 micron 단위로 갈수록, 더 빠른 스위칭 특성을 대하게 되는 것은 놀라운 일도 아니다. 많은 SI 문제가 직접적으로 dV/dt 또는 dI/dt 와 관계가 있기 때문에, 더 빠른 rise time 은 ringing, crosstalk, power/ground switching noise 와 같은 일부 noise 현상을 심각하게 악화시킨다. 보다 빠른 clock 주파수를 가지는 시스템은 대개 보다 짧은 rise time 을 가진다. 따라서, 필연적으로 더 심각한 SI 문제에 직면하게 된다. 그러나, 20Mhz clock 주파수에서 동작하는 제품조차도, 빠른 rise time 을 가지는 현대의 논리소자군을 사용한 200MHz 시스템이 가지는 SI 문제의 일부를 여전히 나타낼 수 있다. 4.2. Transmission Lines, Reflection, Crosstalk 칩패키지나 PCB 에서, 기준 평면을 가지는 trace 는 일종의 전송선로로 나타난다(Figure 8a). 이것이 두개의 금속평면에 사이에 위치해도 마찬가지다(Figure 8b). 케이블이나 소켓에서 핀과 선과 같이 일정한 거리로 분리된 한쌍의 도전선도 역시 전송선로이다(Figure 8c). via가 붙어있는 한쌍의 금속평면도 또 다른 형태의 전송선로이다(Figure 8d) Figure 8에 나와있는 이들 전송선로는 A 지점에서 B 지점까지 신호를 보내는 목적에 사용된다. 모든 전송선

로는 단위길이당 R(resistance), L(inductance), G(conductance), C(capacitance), 단위길이당 지연(전파속도의 반대방향), 특성 임피던스 등과 같은 본질적인 매개변수를 갖는다. 평행판과 같은 간단한 전송선로 구조에 대해서, 이들 매개변수는 해석적으로 얻을 수 있다. 다른 형태의 전송선로 구조에 대해서는, 대개 2D static EM field solver(또는 일부 실험적인 공식)를 이용하여 이들 매개변수를 얻어낸다.

SI 해석에서, 많은 interconnect 에 대한 전기 모델은 전송선로로 다뤄질 수 있기 때문에, 전송선로이론의 기본을 이해하고 고속설계에서 공통적인 전송선로 효과에 친숙해지는 것은 매우 중요하다. 반사는 잘 알려지고, 밝혀진 전송선로 효과중 하나이다. 고속 시스템에서, 반사 noise 는 시간지연을 증가시키고 overshoot, undershoot, ringing을 발생시킨다. 반사 noise 의 근본 원인은 신호 전송로에서 임피던스의 불연속성이 나타나기 때문이다. 신호의 routing layer 가 바뀔 때, 그리고 임피던스값이 일치하지 않을 때(제조상의 변형, 설계상의 오류 등), 불연속 경계에서 반사가 일어난다. Trace 가 다른 위치에서 관통하여 평면을 넘어 지나갈 때(degassing holes, via holes 등), 갭을 가로지를 때, 곁가지(stubs)를 가질 때, 또 다른 trace 를 인접해서 지나갈 때, 임피던스 불연속이 나타나며 반사가 관찰된다. 결국 신호가 전송선로의 수신단에 도달할 때, 부하가 전송선로의 특성 임피던스와 맞지 않으면, 또한 반사가 일어난다. 반사 noise 를 최소화하려면, trace 특성임피던스를 조정(trace 구조와 유전상수), stubs 제거, 알맞은 termination 방식의 선정(직렬, 병렬, RC, Thevenin)이 함께 이루어져야 하며, 항상 되돌아오는 전류에 대한 기준 평면으로는 통판 금속 평면을 사용한다.

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평행하게 이어진 여러 개의 전송선로간 EM coupling 에 의해서 발생하는 crosstalk 또한 전자기학에서 잘 알려진 주제이다. 이것은 인접한 정지 신호라인에 noise 를 발생시켜서 논리 스위칭에 오류를 불러올 수 있다. 또한, crosstalk 는 여러 개의 라인이 동시에 스위칭되면 활성 라인의 timing 에도 영향을 줄 수 있다. 각 라인의 스위칭 방향(even mode switching, 즉, 모든 라인이 동시에 상승하거나 하강하면, 대개 더 큰 지연을 일으킨다)에 따라, 유도된 또 다른 지연은 sampling window 를 심각하게 크게 하거나 작게 할 수 있다. Crosstalk 의 총량은 신호의 rise time, 라인간의 거리, 이들 여러 라인이 서로 얼마나 길게 나란해져 있는가와 관계된다. Crosstalk 를 제어하려면, 라인간 거리를 넓히고, 신호라인간 ground guarding band 를 추가하고, 평행하게 늘어선 길이를 줄이고, trace를 기준 금속평면 가까이에 위치시키면 된다. Trace 간의 crosstalk 외에도, via coupling도 종종 중요하다[4]. 4.3. Power/Ground Noise Power/ground noise는 오늘날 고속설계에서 noise budget 의 30% 이상을 차지한다. Power/ground 분산 시스템이 복잡하기 때문에 SI 해석에서, 이것은 모델링하기에 가장 어려운 EM 현상중의 하나이다. 칩패키지와 PCB 에서, via 를 가지는 power/ground 평면은 power 분산 네트웍을 형성한다[5]. 동시에 스위칭되는 다수의 소자(core-logic, off-chip drivers)에서 유입된 과도전류는 power 와 ground 평면사이에 소위, simultaneous switching noise (SSN), 또는 Delta-I noise, 또는 power/ground bounce 라고 불리우는 전압요동을 나타낼 수 있다. SSN 은 power/ground 분산 시스템으로 구성된 불완전한 return path 때문에 신호를 느리게 만든다. 이것은 정지 신호네트와 coupling 을 발생시킬 때, 또는 데이타를 읽어들이는 것을 방해할 때 논리적 오류를 발생시키는 원인이 된다. 이것은 혼합된 아날로그/디지털 설계에서 common mode noise를 발생시킬 수 있다. 그리고, 공진 주파수에서 복사를 증가시킬 수도 있다. 계속 증가하는 IC 전이속도와 I/O count 로 인해, 새롭게 출현하는 기술을 가진 패키지는 200ps transition time 이하에서 스위칭될 수 있으며, 20A 의 전류까지 수용할 수 있다. 이러한 추세가 이어짐에 따라, SSN 은 더욱 증가할 것이다. 한편, 패키지 설계자들이 열문제를 해결하기 위해 시스템 동작 전압을 낮추려고 함에 따라, SSN은 보다 쉽게 소자 성능의 신뢰성에 영향을 끼치게 된다. 이 난제을 다루기 위해, 패키지 구조내의 power/ground 평면의 전기적 특성을 정확하게 특성화해야만 한다.

Figure 9. (a) Effective inductor model (b) Wire antenna model (c) Inductance/capacitance mesh model

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앞절 “Principles of SI Analysis”에서 논의된 것과 같이, power/ground 평면은 분산 회로이다. Power/ground 평면간 SSN 의 물리적 현상은 근본적으로 EM 문제이다. 정확하게 SSN 을 시뮬레이션하려면, wave propagaiton, reflection, edge radiation, via coupling, package resonance 가 모두 고려되어야 한다. 많은 문건에서, 유효 inductor 가 power/ground 평면의 전기적 특성을 모델링하는데 사용된다[6][7]. 유효 inductor 모델(Figure 9a)은 단지 저주파에서만 유효하며, power/ground 평면에서 wave propagation 과 공진을 고려하지 않는다. 그러므로 이것은 고속 패키지 구조에는 적당하지 않으며 정확하지도 않다. Method of Moments(MoM)에 의해 도전성 전선으로 전류를 계산하는 wire-antenna 모델(Figure 9b)은 power/ground 평면 구조의 또 다른 근사법이다[8]. 이 접근법은 wave propagation 과 via interaction 을 다룰 수 있지만, 복잡한 구조로 인해서 긴 계산시간을 필요로 한다. 또한, 이 주파수 영역 기법은 시간 영역 회로 시뮬레이터와 직접 연결하는 것도 편리하지 않다. 잘 알려진 2D capacitor/inductor 메쉬 모델(Figure 9c)은 여러 회사에서 power/ground 평면을 모델링하기위해 회로 시뮬레이터에서 사용되어 왔다. 이 방법에서, 도체 평면은 작은 요소로 분할되며 각각의 요소는 capacitor 와 inductor 로 모델링된다. 이 방식의 주요 장점은 과도 SPICE 형태의 회로 시뮬레이션이지만, 이 또한 긴 계산 시간과 메모리 공간을 많이 사용하는 단점이 있다. 정확한 모델링을 위해, 3차원 finite-difference time-domain(FDTD)이나 finite element method(FEM)과 같은 full-wave EM field solver 가 원칙적으로 항상 사용될 수 있다. 그러나, 3 차원 EM field solver 는 매우 큰 컴퓨터 자원(긴 계산시간과 많은 양의 컴퓨터 메모리 공간 )을 사용하기 때문에 실제의 설계나 해석에 있어서

는 알맞은 모델링으로 적합하지 않다. 요약하자면, 다층 power/ground 모델링과 SSN 시뮬레이션에 대한 통상적인 기술은 다음과 같은 세 단계 과정으로 설명될 수 있다:

1. FEM, MoM, Partial Element Equivalent Circuit method(PEEC)에 기반한 EM field 해석을 사용하여 power/ground 분산 시스템의 기생성분(등가회로모델)을 추출한다.

2. Driver/receiver(트랜지스터나 behavioral model)과 signal trace(transmission line model)을 추출된 power/ground 모델과 SPICE 형태의 회로망에 조합한다.

3. SSN 해석을 위한 SPICE 형태의 회로 시뮬레이션을 실행한다. 전통적인 접근법의 결점은 다음과 같다:

1. 실제 PCB power/ground 평면 구조에 대해 긴 추출 시간 2. 정확한 EM 모델이 요구될 경우 수천개의 power/ground via 를 가지는 다층 power/ground 구조에

대한 거대한 등가회로망 3. 일부 EM 현상이 무시되는 과도하게 단순화된 power/ground 등가회로모델 4. 추출된 모델이 주파수에 의존하고 대역폭의 한계를 가지는 점 5. 일단 물리적 layout 이 바뀌면 모델을 다시 추출해야하는 점 6. Power/ground 분산 시스템이 signal 분산 시스템의 현상을 고려하지 않고 단독으로 추출되었기 때

문에, 추출된 모델에 power/ground 시스템과 signal 시스템간의 상호작용을 포함하고 있지 못한 점 빠르고 정확한 power/ground noise simulation을 위해, 특별한 목적의 EM field solver 와 혼합 시뮬레이션 접근법을 적용해야 한다. Field solver 와 circuit solver 를 함께 연결하고 단일한 계산 단계에서 이들을 동시에 풀어내는 진보된 접근법[9][10]은 power/ground noise 해석에 훨씬 나은 시뮬레이션 효과를 나타낸다. 이 접근법은 power/ground 에 대한 등가회로모델의 추출이 필요하지 않다. 이것은 다층 구조내의 전자기장에 대한 맥스웰 방정식을 직접 풀어내면서, 동시에 회로 시뮬레이션의 해를 찾아낸다. Figure 7 의 구조에 대한 이 접근법의 연결방식이 Figure 10 에 나와 있다.

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Plane Solver 1

Plane Solver 2

Plane Solver 3

Circuit Solver Circuit Solver

Circuit SolverCircuit Solver

Figure 10. Power/ground noise analysis using combined field analysis and circuit analysis. Power/ground 모델과 SSN 시뮬레이션에서 decoupling 전략은 또 다른 중요한 일면이다. 종국에, 향상된 stack-up, 최적화된 decoupling capacitor(Decap) 위치선정, Decap 값의 적절한 조합을 이용하여 power/ground noise을 억제하는 것이 SI 해석의 목적이기 때문이다. 많은 논문들 이 분야에 대한 구체적인 논의에 공헌해왔다[11][12].

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5. Modeling and Simulation 5.1. EM Modeling Techniques SI 해석에 사용된 일반적인 EM 모델링 방법론이 아래에 나열되어 있다[13][14]. Field solver 를 가지고 있는 SI툴은 주로 다음의 방법을 한 두가지 이상 혼합하여 사용한다. 이들 방법의 기초를 이해하는 것은 SI 전문가들이 이들 툴에 대한 찬반과 응용 범위를 결정하는데 도움이 될 것이다. 1. Boundary Element Method (BEM) and Method of Moment (MoM), the same methods with different na

mes. • Integral equation formulation; • Unknowns confined to conductors; • Require construction of Green’s Function that can be complicated to generate for complex structur

es. Not well suited for inhomogeneous dielectric material; • Require solving dense matrix.

2. Finite Difference Time Domain (FDTD) method, a general purpose and versatile approach for arbitrary inhomogeneous geometries. • Differential equation formulation; • Direct time domain solution of Maxwell’s equations ; • Unknown throughout entire region. Computer intensive; • No matrix inversion.

3. Finite Element Method (FEM), a general purpose and versatile approach for arbitrary inhomogeneous geometries. • Laplace/Helmholtz equation formulation; • Computer intensive; • Sparse matrix.

4. Partial Element Equivalent Circuit (PEEC) approach, a simplified and approximate version of MoM. • Integral equation formulation from magneto-quasistatic analysis; • Unknowns confined to conductors.

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5.2. SI Tools 훌륭한 SI 툴은 다음의 중요한 구성성분을 포함하여야 한다: single/couple 전송선로의 RLGC 행렬을 추출하기 위한 2D field solver; wirebonds, vias, metal planes 에 대한 3D field solver; driver 와 receiver 에 대한 behavioral modeling. 이들은 또한 시간 영역에서 입력 데이타와 후처리 시뮬레이션 결과(timing 과 파형 측정)로써 물리적인 layout 파일을 받아들일 수 있어야 한다. Table 1은 현재 시장에서 이용가능한 주요 SI 툴의 목록이다.

Company Tool Function

SI 2D 2D static DC EM simulation extracts inductance and capacitor

SI 3D 3D static DC EM simulation extracts resistance, inductance and capacitance

PCB/MCM Signal Integrity PCB/MCM pre and post route SI analysis

Ansoft

Turbo Package Analyzer Package RLGC extraction

ApsimSI Reflection and Crosstalk simulation for lossy coupled transmission lines Applied Simulation

Technology ApsimDELTA-I Delta-I noise simulation

Cadence SPECCTRAQuest SI simulation: transmission line simulation, power plane builder

HP Eesof Picosecond Interconnect Modelling Suite

Frequency-domain and time-domain simulation for coupled lines and I/O buffers

Hyperlynx (PADS) HyperSuite Single/couple transmission line simulation.

INCASES (Zuken) SI-WORKBENCH Lossy coupled transmission line simulation

Mentor Graphics IS_Analyzer Delay, Crosstalk simulation

Quantic EMC BoardSpecialist Plus Delay, Crosstalk simulation

Sigrity SPEED97/SPEED2000 Power/ground noise simulation with couple lossy transmission line analysis

XTK Couple lossy transmission line analysis Viewlogic Systems (Innoveda) AC/Grade Power/ground modeling

Table 1. Major Sigrity Integrity tools.

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5.3. IBIS Input/Output Buffer Information Specification (IBIS)는 디지털 집적회로(IC)의 입출력(I/O) 아날로그 현상을 설명하는데 사용되는 표준이다. IBIS 는 본질적인 현상 정보에 대해 일치하는 software-parsable 형식을 결정한다. IBIS 로, 시뮬레이션툴 공급자들은 SI 시뮬레이션에서 호환되는 버퍼를 정확하게 모델링할 수 있다. 산업 경쟁을 수반하는 칩과 패키지 설계기술의 향상으로, 집적회로 driver 와 receiver 에 대한 새로운 설명가능한 모델을 필요로 하게 되었다. 이들 모델은 독점되어서는 안되며, crosstalk 과 power/ground bounce (noise)와 같은 현상과 관련된 전송선로와 signal integrity 시뮬레이션에서 적절한 정확성과 속도를 유지할 수 있어야한다. 칩패키지, PCB 와 함께 디지털 I/O 버퍼에 대한 시뮬레이션은 주로 두가지 방식으로 실행될 수 있다. 전통적인 접근법은 작은 단위의 시뮬레이션 또는 일부 특정 네트웍에 대한 해석을 시뮬레이션의 목적으로 할 때 유용한 트랜지스터 레벨 모델을 사용하는 것이다. 이 방식은 많은 수의 버퍼와 상호연결로 인해 시뮬레이션에 많은 시간을 소비한다. 또한, 트랜지스터 레벨 모델은 공급자의 독점적 소자 정보를 유출할 수도 있다. 이 문제에 대한 해결책으로, IBIS 와 같은 소자의 현상모델(behavioral model)이 소개된다[15]. 현상 IBIS 모델링 데이타는 일반적으로 회로 시뮬레이션과 마찬가지로 측정에 의해 만들어질 수 있다. 현상모델을 이용한 시뮬레이션은 일반적으로 해당되는 트랜지스터 레벨 모델을 이용한 시뮬레이션보다 더 빠르다. 현상 소자 모델은 어떠한 소자설계기술과 중요한 공정처리기술도 드러내지 않기 때문에, 공급자의 지적 재산권은 보호될 것이다. 소자의 현상 IBIS 기반 모델은 일련의 driver 출력의 rise/fall time에 따른 DC 전류대 전압곡선과 I/O 버퍼의 패키지 기생성분 정보를 제공한다. IBIS 모델링 데이타 자체로는 정상상태 I-V 곡선을 넘어선 driver 과도상태 전이에 대한 드러난 정보를 제공하지는 않는다는 사실에 주의해야한다. 버퍼의 과도상태 전이 추출은 정확한 SI 시뮬레이션에 필요하다. 어떻게 이를 추출할 수 있는지에 대한 몇 개의 글이 있다[16][17].

PWR pin PWR_Clamp pin

GND pin

A L_pkg R_pkg

GND_Clamp pin

Package Parasitics

C_pkg C_comp

Device Pin

Lower Device

Upper Device

Figure 11. IBIS representation of an I/O buffer.

Figure 11 에 나타난 소자의 IBIS 현상모델 표현은 버퍼의 power/ground clamp 다이오드, 입력 또는 출력 die capacitance(Ccomp)의 I/V 특성과 패키지 특성(the values of the lead inductance (Lpkg), resistance (Rpkg)

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and capacitance(Cpkg))에 대한 정보를 제공한다. 또한, IBIS 모델링 데이타는 upper/lower device의 DC 정상상태 I/V 특성과, 주어진 load Zmeas (normally a passive resistor)에 대한 특정한 (high-to-low)와 (low-to-high) 전이의 전압대 시간 특성을 포함한다. IBIS 에 대해 더 많은 정보를 얻으려면, Resource Center에서 IBIS 웹싸이트와 이메일 포럼을 참조하길 바란다.

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6. SI 예제 앞 절에서는 SI 의 정의, 전통적인 SI 문제, 원인, 중요성에 대해서 논의하였다. 또한, 이론적인 원리, 모델링 방식, 시뮬레이션툴을 포함하는 SI 해석에 관계된 일부 배경에 대해서도 소개되었다. 이 절에서는, 예제를 통해, 설계과정에서 실제 제품에 대해 시뮬레이션툴을 사용하여 SI 문제를 어떻게 풀 수 있는지를 보일 것이다. 이 예제는 signal/power/ground/signal stack-up 의 4 층 PCB 이다. 하나의 DSP 칩이 보드의 중앙 부근에 위치한다. 칩으로부터 신호는 500ps edge rate를 갖는다. Routing 단계에서, 인접한 trace 간 거리를 충분히 넓혀서 과도한 coupling noise가 발생하지 않도록 crosstalk constraint 에 주의를 요한다. 프로토타입이 만들어진 후에, 칩이 driver를 동시에 스위칭하도록 할때마다 매우 큰 coupling noise 를 clock net 이 경험한다는 것을 측정을 통해서 알 수 있다. 실험을 통해, clock net 은 스위칭 신호 trace 에서 멀리 떨어져 지나가며, 어떠한 crosstalk 의 constraint violation 도 발견되지 않음을 알 수 있다(Figure 12는 clock net, 신호, 칩의 위치의 형태구성을 나타낸다). 또한, 세부적인 post-layout crosstalk 시뮬레이션을 통해, clock trace와 신호 trace 간 coupling 이 최소임을 검증했다. 그럼, 어디에서 pickup noise가 발생하는가?

Figure 12. Illustration of the problematic clock net on the PCB during simultaneous switching output. Noise pick-up 은 항상 simultaneous switching output(SSO)시 발생하기 때문에, power/ground noise에 대한 전반적인 해석은 다음의 SI 시뮬레이션 단계에서 실행되었다. 적당한 PCB 구조의 3D 모델과 스위칭 회로가 붙은 상태로, PCB 내의 EM field 는 Sigrity, Inc(Resource Center, SI software vendor)에서 개발된 상용 SI 툴인 SPEED97 을 이용하여 계산되었다. Figure 13 은 신호의 과도상태에서 1.51ns 까지 power 와 ground 평면사이의 공간 전압 요동을 나타내고 있으며, Figure 14 는 10ns 내의 power 와 ground 평면간의 noise 전압의 피크값에 대한 공간 분포 기록을 나타낸다. 그래프(Figure 14)로부터, 스위치 소스와 on-board decoupling capacitor 의 위치는 쉽게 식별될 수 있다. 또한, Figure 14 로부터 큰 power/ground noise swing을 나타내는 또 다른 영역이 위쪽 구석, clock via 가 위치한 곳에 있음을 알 수 있다. Clock trace가 꼭대기에서 바닥으로 routing layer 를 바꿀 때, power 와 ground 평면사이의 전이 via 가 power/ground noise 를 발생

시킨다는 것은 분명하다. Figure 15의 회색 그림은 또 한번 clock via 가 simultaneous switching noise의 발생원임을 나타낸다. Coupling noise 를 억제시키는 해법은 오히려 단순하다. 여분의 decoupling capacitor 를 보드의 위쪽 구석에 위치한 clock via 주위에 추가함으로써, 이 위치에서의 power/ground noise를 감소시키고, clock 에 유도되는 coupling noise 를 noise margin 보다 낮게 만들 수 있다. Decoupling capacitor 의 적절한 값은 위에서 언급된 SI툴을 이용하여 해당 시뮬레이션을 통해 결정된다. 후에 수정된 PCB 프로토타입은 field 시뮬레이션의 예상을 증명하였다. 신중한 SI 해석이 행해진, 성공적인 설계였다.

decap

transition via

clock chip

switching signals

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Figure 13. Spatial noise distribution between the power and the ground plane at 1.51 ns.

Figure 14. Spatial distribution of the peak noise voltage between the power and the ground plane

within 10ns.

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Figure 15. Clock net picks up simultaneous switching noise at the via location.

References

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7. SI Jargon Fall Time Time for a signal to change from a logic high state to a logic low state. Flight Time Time difference between the signal at the driver reaching Vref with a reference/test load and the signal at the receiver reaching Vref. Flight time is also known as bus loss, since it historically was used to derate the spec Tco timing to account for the difference between the spec load and the actual system load impact on circuit timing. ISI (Inter Symbol Interference) ISI refers to the interactions between the logic value/symbol from the previous switching cycle and the symbol traveling on the same channel of the current cycle. ISI occurs as a result of energy stored in the channel summing with a latter unrelated signal. It is dependent upon multi-cycle reflections and affects the rising/falling edge and settling characteristics. Jitter Jitter refers to deviation in time between edges of individual signals that are periodic. For example, clock jitter is the time deviation from the clock period (the clock period may be compressed or expanded). Jitter can also affect source-synchronous circuits that have transactions spanning multiple cycles or edges, and it can also be applied to differences between rise and fall edges of a signal. Overshoot/Undershoot Overshoot/Undershoot occurs when a signal transition goes beyond the Vol/Vil for a falling edge and Voh/Vih for a rising transition. Period For common clock circuits and multi-clock cycle transactions, period refers to a single clock or strobe cycle duration from a rising edge transition to the next rising edge transition (or falling edge to falling edge). For example, a 1GHz cycle period is 1ns duration. Push-out/Pull-in Push-out and pull-in refer to the difference in signal flight time due to signal coupling effects and signal return path discontinuities. Comparing with the delay of single-bit switching, push-out means all the drivers switching at the same direction (even mode), whereas pull-in means all the other drivers switching at the opposite direction (odd mode). Ringback Ringback is when a signal rising edge crosses beyond the Vih threshold and re-crosses threshold again before settling beyond Vih. Depending upon the magnitude and duration of the re-crossing, the settling time may need to be calculated from the final crossing of Vih. This also applies to signal falling edges re-crossing Vil before settling below Vil. For a clocked signal, ringback is typically allowed as long as the signal settles beyond the Vih/Vil threshold to satisfy the setup timing requirement. Rise Time Rise time is the time for a signal to change from a logic low state to logic high state. This may also include partial transitions as well (10% ~ 90% amplitude change, or rise through specific voltage thresholds, such as 0.5V ~ 1V). Skew Skew is the difference between two or more signals in their delay at a specified voltage threshold. For a common clock circuit, skew may be critical between a driver and receiver clock to determine setup or hold time impact. For a source-synchronous system this can apply to strobe vs. signal or strobe vs. strobe.

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Tco (Clock to output valid delay) Tco is the delay between component clock input (at a specified input voltage threshold) and a valid signal output (at a specified reference load and output voltage threshold). This delay for system design is typically specified at component package pins or input/output pads. Th (Signal hold time to clock input) This is the time required for the input signal to remain valid (above Vih for rising and below Vil for falling) beyond the input clock edge transition of the receiving component. Hold time is used both at receiving components for common clock and source-synchronous timing. Tsu (Signal setup time to clock input) This is the time required for the input signal to be settled about Vih (rising) or below Vil (falling) at the receiving component before its input clock edge transition. Setup time is used both at receiving components for common clock and source-synchronous timing. Vil/Vih (Voltage input low/high) Vil and Vih refer respectively to the maximum low input voltage for a high to low input transition and minimum high input voltage for a low to high input transition. The input signal needs to remain stable beyond these voltage limits to be guaranteed latched in. Vol/Voh (Voltage output low/high) Vol and Voh are the low and high, respectively, voltage levels guaranteed at the driver output reference point for the driven signal. Vt (Threshold voltage) Vt refers to the input threshold voltage which determines whether a high or low state is sensed at the receiver input. In some cases, an input threshold is specified with an additional noise margin or overdriver region specified for timing specification or signal condition requirements.

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8. Resource Center 8.1. Internet SI-LIST (email forum and web archives for SI discussions with 1000+ participants)

• Email Group: to subscribe from si-list or si-list-digest: send e-mail to majordomo@silab.eng.sun.com . In the BODY of message put: SUBSCRIBE si-list or SUBSCRIBE si-list-digest, for more help, put HELP.

• Web Archives : si-list archives are accessible at http://www.qsl.net/wb6tpu IBIS

• IBIS-USERS : email forum for IBIS related discussions. To participate in IBIS discussions, send your email address to ibis-request@vhdl.org .

• Official IBIS Web site: http://www.eia.org/eig/ibis/ibis.htm Other Internet portals that provide SI related information (in alphabetical order) www.bogatinenterprises.com www.chipcenter.com www.dacafe.com www.ednmag.com www.eetimes.com www.pcdmag.com www.sigcon.com SI Software Vendor (in alphabetical order) Ansoft (www.ansoft.com) Applied Simulation Technology (www.apsimtech.com) Cadence (www.cadence.com) Hyperlynx (www.hyperlynx.com ) Incases (www.incases.com) Mentor Graphics (www.mentorg.com ) Quantic EMC (www.quantic-emc.com ) Sigrity (www.sigrity.com) Viewlogic (www.viewlogic.com) 8.2. Papers IEEE Conference Proceedings: EPEP (Electrical Performance of Electronic Package) ECTC (Electronic Components and Technology Conference) EMC (Electromagnetic Compatibility) Symposium IEEE Journal: CPMT (Components, Packaging and Manufacturing Technology) www.cpmt.org MTT (Microwave Theory and Techniques) www.mtt.org EMC (Electromagnetic Compatibility) www.emcs.org

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8.3. Books (in alphabetical order) “Analysis of Multiconductor Transmission Lines”, Clayton R. Paul, John Wiley & Sons, 1994. “Circuits Interconnects, and Packaging for VLSI”, H. B. Bakoglu, Addison Wesley, 1990. “Computer Circuits Electrical Design”, Ron Poon, Prentice Hall, 1995. “Digital Systems Engineering”, William J. Dally, John W. Poulton, Cambridge University Press, 1998. “High-Speed Digital Design: A Handbook of Black Magic”, Howard W. Johnson and Martin Graham, Prentice Hall, 1993. “Introduction to Electromagnetic Compatibility”, Clayton R. Paul, John Wiley Interscience, NY, 1992. “Transmission Lines in Computer Engineering”, Sol Rosenstark, McGraw-Hill, 1994.