source - naresuan university 2 ex 8 fet.pdf · 3) เพื่อศึกษาการน า...

303303 Electrical Engineering Laboratory II Lab 8 1

ภาควชาวศวกรรมไฟฟา มหาวทยาลยนเรศวร

การทดลองท 8 Field Effect Transistor จดประสงค

1) เพอศกษาคณสมบตของ Junction Field effect Transistor 2) เพอศกษาการไบอส JFET 3) เพอศกษาการน า FET ไปใชงานเชนวงจรขยาย และ Voltage controlled Resistance

บทน า Bipolar Transistor นนจะท างานในลกษณะของ Current Controlled Device กระแสในวงจรเอาทพท จะถกควบคมโดยกระแสอนพทส าหรบ FET กระแสของเอาทพทจะถกควบคมโดยศกดาไฟฟาทอนพท การไหลของกระแสใน FET นกระแสจะไหลอยในชนของสารกงตวน าเพยงชนเดยว จะไมมการไหลของกระแสผานรอยตอ PN เลย ชนของสารทมกระแสไหลผานนเรยกวา “channel” ซงอาจจะเปนไดทง N และ P FET อาจแบงไดตามโครงสรางได 2 แบบคอ

1) Junction Field Effect Transistor (JFET) 2) Metal Oxide Semiconductor FET (MOSFET หรอ IGFET)

โครงสรางและทฤษฎการท างานของ JFET JFET เปนชนของสารกงตวน า P หรอ N ซงท าหนาทเปน channel ในรปท 1 เปนโครงสรางอยางงายๆของ JFET

P channel J FET N channel J FET

รปท 1

P

DRAIN

SOURCE

PGATE

N

DRAIN

SOURCE

N



การท างานของ FET ไมวาจะมโครงสรางแบบใดกตาม คอการไหลของกระแส Drain ผาน channel จะขนอยกบ

ศกดาไบอสระหวางเกทกบซอส 𝑉GSในกรณของ Junction FET น ปรมาณของกระแส iD จะถกควบคมดวยความกวางของ Depletion Region ของรอยตอ P-N ซงศกดาไบอส VGS จะท าใหความกวางของ Depletion Region เปลยนแปลงไป

รปท 2 พจารณาในขณะทยงไมมไบอสใดๆใหกบเกทและซอส (VGS = 0) ดงในรปท 2 ในขณะทศกดา VDS มคานอยๆความกวางของ Depletion Region กจะมความกวางไมมาก ความตานทานของ channel จะมคาต ากระแสไหลไดอยางสะดวก ในขณะนท channel จะเปนเสมอนคาความตานทานต าๆ 1 ตว เมอเพม VDS ขน กระแสกจะไหลไดมากขน เหมอนความตานทานธรรมดาการท างานของ FET ในขณะท VDS มคาต าๆ และความตานทานของ channel จะมคาคอนขางคงทน เรยกการท างานในยานโอหมมค (Ohmic Region or Triode Region) ในขณะทเพม VDS ขนไปอก Reverse Bias ท Junction ไดรบจะมากขน Depletion Region กวางมากขนท าใหความตานทานของ channel เพมขน ถงแมวาจะเพม VDS แตกระแส iD จะไมเพมขนอกตอไป กระแส iD จะเขาสสภาวะอมตว กระแส iD ในสภาวะอมตว ในขณะท VGS = 0 นเรยก IDss หรอ IDO (Drain saturation current) ซงเปน Parameter ทส าคญตวหนงของ FET การท างานาของ FET ในขณะนเรยกวา Pinch off Region และเมอเพม VDS ขนมากๆ Junction กจะเกด avalanche Breakdown เชนเดยวกบ PN Junction ทวไป และถาเราใหศกดาไบอส VGS แก FET ในลกษณะ Reverse Bias กลาวคอ เกทศกยเปนลบมากกวาซอสใน N channel หรอเกทเปนบวกมากกวาใน P channel กยงท าใหกระแส ID ลดลงเพราะ channel+ ลดลงจนเปนศนยเรยกวา Pinch off Voltage : VP หรอ ในรปท 3 เปนคณสมบตของ N channel J FET

P

GATE

N

P

DrainDepletion

Region

+

-

Source

iD

VG=0

VDS Pinch off

Region

OHMIC

REGION

iD

VDS



รปท 3 คณสมบตของ N Channel J FET

ความสมพนธระหวางกระแส ID กบศกดาไบอส VGS จะเปนดงสมการ

𝐼D = 𝐼𝐷𝑆𝑆 (1 −𝑉𝐺𝑆

𝑉𝑃)

2

(1)

หรอ

𝑉GS = 𝑉𝑃 (1 − √𝐼𝐷

𝐼𝐷𝑆𝑆) (2)

หรอ IDO = Drain Source Saturated Current ในขณะ VGS = 0 VP = Pinch-Off Voltage หรอ VGS(off) การไบอส JFET เราสามารถบงคบ ID ใหไหลตามทตองการไดโดยการใหศกดาไบอส 𝑉GS จากสมการ (2) ในทางปฏบตเราสามารถใช 𝑅S แทน Battery 𝑉G𝑆 ไดดงรปท 4



DG

S

DG

S

DG

S +

-+

+

-

+VDD

RD

VGSRG

IG=0

VG=0

ID

VGS=VS

RsVsV=0

-VDD+VDD

ID

IG=0

RD

IG=0RsVs

VGS=VS

V=0

VG=0

RD

-

-VG

(a) (b) N-channel (c) P-channel

รปท 4 การไบอส JFET

ในรปท 4a จะตองใช Power Supply 2 ชด แตเราทราบวา PN Junction ทเกทนนเปน Reverse ดงนนจะมกระแสเกทไหลนอยมากหรอกลาวไดวา IG = 0 ถาเราให VG = 0V จะได VGS = 𝑉𝐺 − 𝑉𝑆 = −𝑉𝑆 = −𝐼𝐷𝑅𝑆 (b)

และในกรณของ P-channel จะได VGS = 𝑉𝐺 − 𝑉𝑆 = +𝑉𝑆 = +𝐼𝐷𝑅𝑆 (c) ตวอยาง จาก characteristics ของ 2N3820 IDss = 4mA(Typ) และ 𝑉P = 3V(Typ) ค านวณหาคา RS เพอไบอส 2N3820 ใหม ID ไหล 1 mA จากสมการ (2)

VGS = VP (1 − √ID

IDSS)

= 3 (1 − √1

4) = 1.5V

จะได 𝑅S =1.5

1𝑚𝐴 = 1.5k



DG

S

-VDD

ID=1mA

VG=0

I=0

V=0RG

VGS

1.5V

Rs Vs

1.5V

รปท 5 หมายเหต การค านวณคาของ 𝑅S เพอไบอส JFET น บางครงจะม error สงมากทงนเนองจาก

1) สมการ (1) คาของ IDทค านวณไดนนเปนการประมาณคาจากสมการท schockley ท าไวในป 1952 คอ

ID = IDSS (1 −VGS

VP)

n

โดยประมาณ n = 2

2) Parameter ของตว J FET ม variation มาก จากตวอยาง IDSS ของ 2N3820 มไดตงแต 0.3-20 mA ซงคาต าสดกบคาสงสดตางกนถง 66 เทา ดงนนในวงจรทตองการความแมนย าสงจงตองมวธการไบอสแบบอนเพอใหได ID ทเทยงตรงขน

FET Amplifier

รปท6

DG

S

t

RG

+VDD

RD

Rsvin

cin

iD

ΔID

ID=VDD/(Rs+RD)

ΔvGS

VDS

VDD

vin



เขยน KVL จาก VDD ไปยงกราวนด VDD = ID(RS + RD) + VDS (3) สมการท (3) นคอ Load Line equation ของ FET เมอน าไป plot ลงบน characteristic curve ของ FET สามารถทจะน าไปใชในการวเคราะหการท างานของ FET Amplifier ได เมอเราปอนศกดาอนพทเขาระหวางเกทกบซอส กจะท าใหศกดา 𝑣GS เปลยนแปลงไปตามอนพท 𝑖D กจะมการเปลยนแปลงตาม 𝑣GS จะไดเอาทพทโวลเตจเปน 𝑣o = ∆iDRD ซง ∆𝑖𝐷 จะมรปรางเหมอนกบ 𝑣gs หรอ 𝑣in กจะได FET Amplifier ให 𝑔fs เปน Forward Transconductance

𝑔𝑓𝑠 =∆Iout

∆Vin หรอ 𝑔𝑓𝑠 =

∆ID

∆V𝑔𝑠 (4)

หรอ 𝑖d = 𝑔𝑓𝑠𝑉𝑔𝑠 (5) และ 𝑣out = 𝑖𝑑𝑅𝐷 = 𝑔𝑓𝑠𝑉𝑔𝑠𝑅𝐷

Equivalent circuit ของ FET เปนดงรปท 6

gate drain

source

id=gfsVgs

rds

รปท 7



Parameter ตางๆหาไดดงตอไปน rds : เปน output impedance ของ current source 𝑖𝑑

𝑟𝑑𝑠 =∆𝑉𝐷𝑆

∆𝐼𝐷𝑆

โดยทวไปมคาคอนขางสงสามารถตดทงได gfs : Forward Transconductance จาก (1) diff เทยบ 𝑉GS ได

𝑔fs =𝐼𝐷

𝑉𝐺𝑆=

𝐼𝐷𝑆𝑆

𝑉𝐺𝑆(1 −

𝑉𝐺𝑆

𝑉𝑃)

2

(6)

จากสมการ (6 ) จะเหนวาคาของ 𝑔fs นนเปลยนแปลงตาม 𝑉GS หรอเปลยนแปลงตาม 𝐼𝐷 ตวอยาง จากขอมลของ 2N3820 𝐼𝐷𝑆𝑆 = 4𝑚𝐴(𝑇𝑦𝑝) 𝑉𝑃 = 3𝑉 คาของ 𝑔fs ท 𝐼𝐷 ตางหาไดจาก

𝐼𝐷 100uA 200uA 500uA 1mA 2m

จาก (2) 𝑉𝐺𝑆 2.52 2.32 1.94 1.5 0.88

จาก (6) 𝑔fs 426µ 600 µ 942 µ 1.3m 1.88m จากทกลาวในตอนตนวา Parameter ของ JFET ม variation สงมากดงนนการทจะออกแบบวงจรใหม Voltage gain ตามตองการจงมกม error เกดขนมาก ในทางปฏบตมกใช JFET เปนสวนหนงของวงจรใหญและใช Negative feedback ควบคม System อกครง ดงนนในการออกแบบ single stage FET Voltage Amp. จงมกจะท าใหม Voltage gain สงสดเทาทจะท าไดรปแบบตางๆของการตอวงจร FET AMP สามารถท าได 3 แบบ เชนเดยวกบ Bipolar Transistor ดงตารางตอไปน



วงจร

DG

S

RD

vin

RG Zs

RLAC vo

+VDD

Common Source Common Drain

D

G

Svin

RLAC vo

+VDD

Rs

Common Gate

Voltage Gain (𝐴𝑣)

−𝑔𝑓𝑠𝑍𝐷

1 + 𝑔𝑓𝑠𝑍𝑆

𝑍𝐷 = 𝑅𝐷//𝑅𝐿𝐴𝐶

For Fully Bypassed

𝑍𝑆 ≈ 0

𝐴𝑣 ≈ −𝑔𝑓𝑠𝑍𝐷

+𝑔𝑓𝑠𝑍𝑆

1 + 𝑔𝑓𝑠𝑍𝑆

𝑍𝑆 = 𝑅𝑆//𝑅𝐿𝐴𝐶

For Large 𝑅𝐿𝐴𝐶

𝐴𝑉 ≈ +1.0

+𝑔𝑓𝑠𝑍𝐷

𝑍𝐷 = 𝑅𝐷//𝑅𝐿𝐴𝐶

𝑍𝑖𝑛 𝑅𝐺 𝑅𝐺 𝑅𝑆//1

𝑔𝑓𝑠

𝑍𝑜𝑢𝑡 𝑅𝐷 𝑅𝑆

1 + 𝑔𝑓𝑠𝑅𝑆 𝑅𝐷

ขอดของ FET Amplifier

1) เนองจาก input Diode (PN Junction) อยในสภาวะ Reverse Bias ท าใหกระแส input มคาใกลเคยงศนย 𝑍𝑖𝑛 ของวงจรสามารถท าใหมคาสงๆได (เปน MΩ) ยกเวนวงจร Common Gate (เนองจาก i/p เปน ∆iD)

2) ใชเปน Low noise Amplifier ไดดเนองจากกระแส input มคานอยมากท าใหไมม shot noise เกดขนในวงจร input

3) การไหลของ ID เกดขนเนองจากสนามไฟฟา VDS จงเคลอนทไดเรวกวาการไหลของ Ic ซงเกดจากการ Diffuse ขาม Junction FET จงสามารถไปใชงานกบความถสงได

ขอเสย FET Amp ม Voltage gain ต า

การใช JFET เปน variable Voltage controlled Resistance (VCR)

ในขณะทศกดาระหวางเดรนซอส (VDS) มคาต าๆการไหลของกระแส ID กบ VDS จงมความสมพนธกนอยางเปนเชงเสน เหมอนความตานทานธรรมดา และเรายงสามารถทจะเปลยนแปลงคาความตานทานของแชนแนลได โดยไบอสทเกทกบซอส ดงรปท 8

DG

S

vin

RG

RLAC vo

+VDD

Rs



DG

S

ID

VGS VDS(small)

รปท 8

ส าหรบ MOSFET แบงไดเปน 2 ชนด ตามลกษณะของโครงสรางคอ Depletion MOSFET และ Enhancement MOSFET สวนใหญ MOSFET จะถกน าไปใชงานในวงจรดจตอลมากกวาทจะใชเปน Linear Amplifier ในทนจะกลาวเฉพาะ JFET เทานน

0.1 0.2 0.3 0.4 VDS

VGS=-2VVG

S=-

1V

VG

S=0V

iD



การทดลอง 1 Junction FET วดคา Drain Saturation Current : IDSS และ Pinch off Voltage : VP ของ N channel JFET เบอร K30A

ตอวงจรดงในรปท 9.1

S

DG

+

-

+15V

VDD-15V

10k

50k

RD

1kVRD

รปท 9.1 วงจรทใชทดลองวดคา IDSS และ V𝐷 การวดกระแสไบอส ID และศกดา VGSPs ในการทดลองใหวดโดย

- การวดกระแส ID โดยการวดศกดาตกครอม RDแลวจงไปค านวณหาคา ID - การวดศกดา VGSใหใชอออสซลโลสโคปหรอดจตอลมเตอรวดเทานน

1.1 ปรบ VR ใหศกดา VGS มคาเปนศนย วดกระแส ID ทวดไดนคอคา ID𝑆𝑆 ของ FET ID𝑆𝑆 =_________

1.2 คอยๆปรบ VR เพมคา VGS ขณะทเพม VGS นจะเหนวา ID จะไหลลดลงคาของ VP คอ VGS ทท าให ID ลดลง - เพอใหไดคา VP ทใกลเคยงทสด คอยๆปรบ VR จนน ID มคา 0 A (หรอนอยกวา 0.5µA) โดยค านวณจาก

ID= VRD/RD ถาไมสามารถปรบไดใหเปลยน RD เปน 100k แลวคอยๆปรบ VR ในขณะจะถอวาในขณะน FET เขาสสภาวะ OFF แลวใหหยดปรบ VR

- วดคาศกดา VGS ศกดา VGS ทวดไดนคอคา Pinch off voltage : VP =_________ หมายเหต

1) ในการวดคาศกดานอยๆถาใชออสซลโลสโคปวด อาจจะมฮม 50Hz มารบกวนท าใหอานคาไดยาก ใหใช C 0.1 µF Low Leakage ตอครอมจดทจะวดนน

2) จดกราวนดของออสซลโลสโคปควรตออยกบจดทมอมพแดนซต าๆ เชน ในการวดคาศกดา VGS กราวนดของสโคปควรตออยกบจด VDD

3) กราวนดของสโคปทง 2 แชนแนลตอถงกนอย เมอใดกตามทวดศกดาไฟฟา จะใชกราวนดของแชนแนลใดแชนแนลหนงเทานน



2 Depletion Mode JFET Biasing ใชในวงจรในรปท 9.2

+

-S

+15V

ID

RD

500~1k

VGS

RsVs

0V

RG

รปท 9.2

RD = 1k เปลยนคา RG และ RS ตามตารางท 2 วดกระแส ID (VRD) และศกดา VGS ตารางท 2 Depletion Mode Biasing (JFET)

RS (Ω) 0 330 2k 10k 50k

RG (Ω) 10k 100k 10k 100k 10k 100k 10k 100k 10k 100k

VRD(วด)

ID =VRD

RD (mA)

𝑉𝐺𝑆(วด)

VS = IDRS

VGS(ค านวณจาก 2)



3 COMMON Source Amplifier ใชวงจรรปท 10

DG

S

+15V

RD

10k 0.1µF

RL

50k

Cs

47µF

Rs

2k

RG

10k

Cin

0.1µFvin

+

รปท 10 3.1 ตอวงจรดงรปท 10 ยงไมตองปอนอนพท 𝑣in วดคากระแส ID=_________ และศกดาไบอส VGS = _________ 3.2 ค านวณคา gfs = _________ โดยใชคา ID ทวดไดจากขอ 3.1 และคา IDSS, VP จากขอ 1 3.3 ปอนอนพท Vin ใหกบวงจรความถประมาณ 1kHz Sinusoidal โดยปรบใหมขนาดสงทสดและเอาทพตยงเปนรป sine, Vin = _________แลวทดลองวดคา Zin = _________, 𝑍𝑜𝑢𝑡 = _________, 𝐴𝑉 = _________ ของวงจร 3.4 ค านวณคา AV = _________, Zin = _________, Zout = _________ ของวงจรในรปท 10 (Fully Bypassed) โดยใชคา gfs จากขอ 3.2 เปรยบเทยบกบผลการทดลอง 3.5 ค านวณคา 𝐴𝑉 = _________, Zin = _________, 𝑍𝑜𝑢𝑡 = _________ ของวงจรโดยใชคา gfs ใน specification ของ FET เปรยบเทยบกบผลการทดลอง 3.6 เปลยน RG เปน 10k และ 20k และ 500k วดคา Zin และค านวณเปรยบเทยบ ตารางท 3

RG 10k 20k 500k

Zin (วด)

Zin (ค านวณ)

Av (วด)

Av (ค านวณ)

3.7 ปลด CS ออกจากวงจร ในขณะนวงจรท างานในลกษณะของ Unbypassed Common Source แลวท าการทดลองค านวณเปรยบเทยบเหมอนกบกรณของ Fully Bypassed จากขอ 3.3 ถง 3.5 AV = _________, Zin = _________, Zout = _________ (วด) AV = _________, Zin = _________, Zout = _________ (ค านวณ)



4 COMMON Drain Amplifier ใชวงจรท 11

D

S

G

+

+15V

RD

10k

1µF

Rs

2k

RG

100k

0.1µF

10k

Vin

รปท 11 ท าการทดลองและค านวณเปรยบเทยบเชนเดยวกบขอ 3.3-3.5 AV = _________, Zin = _________, Zout = _________ (วด) AV = _________, Zin = _________, Zout = _________ (ค านวณ) 5 COMMON GATE AMPLIFIER ใชวงจรรปท 12 ท าการทดลองและค านวณเปรยบเทยบเชนเดยวกบขอ 3.3-3.5 AV = _________, Zin = _________, Zout = _________ (วด) AV = _________, Zin = _________, Zout = _________ (ค านวณ)

DS

G

- +

+15V

RD

10k0.1µF

Rs

2k

vin

RL

50k

47µF

รปท 12



6 การใช JFET เปน Voltage Controlled Resistance ตอวงจรตามรปท 13 (ก)

+

-

D

S

G

+VDD

+15V

R3

68kR1

4k72.2µF

-VGG

-15V

VR

50k

1µF

R2

4k7

vin

Vo

(ก) (ข) รปท 13

วงจรในรปท 13 (ข) เปนวงจรเสมอนของวงจรในรป 13(ก) ในขณะทเปลยนคาศกดาไบอส VGS กจะท าตาม

ความตานทานของแชนแนล rds เปลยนแปลงไป สญญาณทเอาทพทจะเปลยนแปลงไปตามการไบอสทเกท 6.1 ยงไมตองปอนสญญาณอนพท vin ปรบคาศกดาทเกท ดงตารางท 4 วดคาศกดาดซทเอาทพท จากผลการทดลองทไดค านวณหาคาของ rds ทศกดา 𝑣GS คาตางๆ วธการค านวณคา rds ท าดงน

+ThevininVDD

R3

R2 rdsVo

RT=R2//R3

rds

VDO=VDDR2/(R2+R3)

รปท 14

จากรป VO =𝑉𝐷𝑂𝑟𝑑𝑠

𝑅𝑇+𝑟𝑑𝑠 (7a)

R1

R2//R3

rdsVo

Vin



หรอ rds =RT

VDOVO

−1 (7b)

ตารางท 4 VDD = 15.0V

𝑉𝐺𝑆 0 -0.5 -1 -1.5 -2 -3 -5 V

𝑉𝑂 (𝐷𝐶) V

𝑟𝑑𝑠 Ω

6.2 ปอนสญญาณอนพท vin ขนาดประมาณ 1𝑉𝑃𝑃 ความถประมาณ 1 kHz ปรบคาศกดาไบอสทเกทดงตารางท 5 วดคาของสญญาณเอาทพทและค านวณหาคาของ rds

ตารางท 5 𝑉𝑖𝑛 =……………………………………𝑉𝑝𝑝 VDD = 15.0V

𝑉𝐺𝑆 0 -0.5 -1 -1.5 -2 -3 -5 V

𝑣𝑂 Vpp

𝑟𝑑𝑠 Ω

หมายเหต* ในขณะทเปลยนคา VGS ตองตรวจสอบและปรบคา vin ใหคงทเสมอ

** การค านวณคา rds ท าไดในท านองเดยวกบขอ 6.1 (รปท 13 ข) ค าถาม

1. เปรยบเทยบการท างานของ FET กบ Bipolar Transistor 2. อธบายโครงสรางและการท างานของ MOSFET ทงแบบ Depletion และ Enhancement และเปรยบเทยบความ

แตกตางของ MOSFET ทงสองแบบ 3. เราสามารถน า JFET ไปใชงานแบบ Enhancement ไดหรอไมเพราะเหตใด 4. ยกตวอยางวงจรทน า JFET ไปใชงานจรงมา 1 วงจร ใหบอกดวยวาวงจรดงกลาวอยในอปกรณอะไร JFET นน

ท างานอยางไร และสามารถทจะใชอปกรณอนท าหนาทแทน JFET นนไดหรอไมเพราะเหตใด วเคราะหและสรปผลการทดลอง

source - naresuan university 2 ex 8 fet.pdf · 3) เพื่อศึกษาการน า...

Documents