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정보통신단체표준 제정일: 2006 년 xx 월 xx 일

10Gbps 이더넷 물리 계층 표준:

Clause 46. 정합부계층과 10기가비트

매체독립 접속부

10Gbps physical layer specifications:

Clause 46. Reconciliation Sublayer and 10

Gigabit Media Independent Interface

정보통신단체표준 제정일 : 2006 년 xx 월 xx 일

10Gbps 이더넷 물리 계층 표준:

Clause 46. 정합부계층과 10기가비트 매체독립 접속부

10Gbps physical layer specifications:

Clause 46. Reconciliation Sublayer and 10 Gigabit Media Independent

Interface

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정보통신단체표준

１

서 문

1. 표준의 목적

본 표준은 IEEE Std 802.3ae-2002 (근거리 및 메트로 망-CSMA/CD 접근법 및

물리계층 표준)를 기반으로 하였으며, 근거리 망, 메트로 망, 기업 망, 캠퍼스 망 구축을

위한 10Gbps 이더넷 물리 계층 규격 제 46 절 정합부계층과 10 기가비트 매체독립

접속부를 기술하는 것을 목적으로 한다.

2. 주요 내용 요약

10Gbps 이더넷 물리계층 표준은 매니지먼트 데이터 입력출력(MDIO) 접속부,

정합부계층(RS)과 10기가 비트 매체 독립 접속부(XGMII), 물리코딩 부계층 (PCS), WAN

인터페이스 부계층, 물리매체접속(PMA) 부계층, 물리매체 종속 부계층(PMD)을 정의한다.

3. 표준 적용 산업 분야 및 산업에 미치는 영향

빌딩이나 캠퍼스의 백본 망을 10 기가비트 이더넷으로 대체함으로써, 가입자에게

성능대비 경제적인 가격으로 보다 양질의 초고속 서비스를 제공할 수 있다. 고속의 백본

망을 설치함으로써, LAN 내부의 트래픽보다 외부의 트래픽이 급증하는 상태에서도 보다

신속한 정보교환이 가능하며, 고속 백본망을 통한 실시간 멀티미디어 서비스의 활성화는

국가 경영에 필요한 지식 기반 인프라를 제공한다.

4. 참조 표준(권고)

4.1 국외표준(권고)

- IEEE802.3ae-2002, Local and metropolitan area networks-Carrier Sense Multiple

Access with Collision Detection(CSMA/CD) access method and Physical layer

specifications, Amendment: Media Access Control(MAC) Parameters, Physical

Layers, and Managements for 10Gb/s Operation: Clause 46. Reconciliation

Sublayer and 10 Gigabit Media Independent Interface, 13 June 2002.

4.2 국내표준

- 없음


２

5. 참조표준(권고)과의 비교

5.1 참조표준(권고)과의 관련성

본 표준은 기본 참조 문서인 IEEE 802.3ae-2002 와 기술적으로 동일하며 차이점이

없다.

6. 지적재산권 관련사항

해당 사항 없음

7. 적합인증 관련사항

7.1 적합인증 대상 여부


7.2 시험표준제정여부(해당 시험표준번호)


8. 표준의 이력

판수 제/개정일 제․개정내역

제 1판 2006. . 제정


３

Preface

1. The Purpose of Standard

This standard defines Clause 46 Reconciliation Sublayer and 10 Gigabit Media

Independent Interface in the physical layer specification for LAN, MAN, Enterprise

Network, and Campus Network based on IEEE Std 802.3ae-2002, Local and

metropolitan area networks-Carrier Sense Multiple Access with Collision

Detection(CSMA/CD) access method and Physical layer specifications, Amendment:

Media Access Control(MAC) Parameters, Physical Layers, and Managements for

10Gb/s Operation.

2. The summary of contents

This standard defines Management Data Input/Output(MDIO) Interface, Reconciliation

Sublayer, 10 Gigabit Media Independent Interface(XGMII), Physical Coding

Sublayer(PCS), WAN Interface Sublayer(WIS), Physical Medium Attachment(PMA)

Sublayer, and Physical Medium Dependent(PMD) Sublayer.

3. Applicable fields of industry and its effect

High quality and high speed network services can be provided to subscribers by

economically replacing low speed backbone networks in building and campus areas.

Installation of high speed backbone networks enables faster exchange of information

even in the situation of rapid increase of external traffic compared to internal one, and

promotion of real time multimedia services through the high speed backbone networks

will provide the knowledge-based infrastructure for national management.

4. Reference Standards (Recommendations)

4.1 International Standards (Recommendations)

- IEEE802.3ae-2002, Local and metropolitan area networks-Carrier Sense Multiple

Access with Collision Detection(CSMA/CD) access method and Physical layer

specifications, Amendment: Media Access Control(MAC) Parameters, Physical Layers,


４

and Managements for 10Gb/s Operation: Clause 46. Reconciliation Sublayer and 10

Gigabit Media Independent Interface, 13 June 2002.

4.2 Domestic Standards

- None

5. Relationship to International Standards(Recommendations)

5.1 The relationship of international standards

This standard is based on IEEE 802.3ae-2002 Recommendation and there are no

differences between them.

6. The Statement of Intellectual Property Rights

-None

7. The Statement of Conformance Testing and Certification

-None

8. The History of Standard

Edition Issued date Contents

The 1st edition 2006.xx. Established


５

목 차

CLAUSE 46 정합부계층과 10 기가비트 매체독립 접속부 .......................................９

46.1 개요 ..................................................................................................................９

46.1.1 주요 개념 요약......................................................................................................................................１０

46.1.2 용도........................................................................................................................................................１０

46.1.3 동작속도 ................................................................................................................................................１０

46.1.4 지연제약 사항 .......................................................................................................................................１１

46.1.5 역할 ......................................................................................................................................................１１

46.1.6 XGMII의 구조 ......................................................................................................................................１１

46.1.7 XGMII 신호에 대한 PLS 서비스 프리미티브로의 매핑...............................................................１２

46.2 XGMII 데이터 스트림....................................................................................... １５

46.2.1 Inter-frame<inter-frame>....................................................................................................................１６

46.2.2 프리앰블<preamble>과 Start of frame delimiter<sfd> .....................................................................１６

46.2.3 데이터 <data> ...................................................................................................................................１７

46.2.4 End of frame Delimiter <efd> .........................................................................................................１７

46.2.5 패킷시작구분자(SPD)와 패킷끝구분자(EPD)의 정의 ..................................................................１７

46.3 XGMII의 기능적 명세.................................................................................... １８

46.3.1 송신 ......................................................................................................................................................１８

46.3.2 수신 ......................................................................................................................................................２０

46.3.3 오류처리와 장애처리.........................................................................................................................２３

46.4 XGMII의 전기적 특성.................................................................................... ２７

46.5 프로토콜구현적합성명세서 (PICS PROFORMA) .......................................... ２９


６

46.5.1 개요 ......................................................................................................................................................２９

46.5.2 식별자 ..................................................................................................................................................２９

46.5.3 RS와 XGMII에 대한 PICS profoma 표 ..........................................................................................２９

부기 44A (참고용)...........................................................................................................................................３４

44A.1 10GBASE-R비트순서.................................................................................................３４

44A.2 10GBASE-W직렬비트 순서 .......................................................................................３４

44A.3 10GBASE-LX4 비트순서 ...........................................................................................３４

44A.4 루프백 위치...............................................................................................................４０

부기 45A (참고용)...........................................................................................................................................４１

45A.1 MDIO 구동부 .............................................................................................................４１

45A.2 45절용 단일 전기적 인터페이스 ..............................................................................４１

45A.3 45절 전기적 접속부와 22절 전기적 접속부 연결 ......................................................４２

45A.4 22절 전기적 접속부와 45절 전기적 접속부 연결 ....................................................４３

부기 48A (기본사항) .......................................................................................................................................４５

48A.1 고주파 시험 패턴 ......................................................................................................４５

48A.2 저주파 시험 패턴 ......................................................................................................４５

48A.3 혼합주파수 시험 패턴 ...............................................................................................４５

48A.4 Continuous Random Test Pattern (CRPAT) ............................................................４６

48A.5 Continuous jitter test pattern (CJPAT) ....................................................................４６

부기 48B (참고사항).......................................................................................................................................５２

48B.1 BER과 지터모델 ........................................................................................................５２

48B.2 지터허용치 시험 방법 ...............................................................................................５６

48B.3 지터 출력 시험방법...................................................................................................５８

부기 50A (참고용)...........................................................................................................................................６４

50A.1 Section SES 문턱치...................................................................................................６４

50A.2 Line SES 문턱치 ........................................................................................................６４

50A.3 Path SES 문턱치 .......................................................................................................６５

50A.4 Path 블럭오류의 정의................................................................................................６５

50A.5 Far End Path블럭오류의 정의 ....................................................................................６５


７

Contents

46. Reconciliation Sublayer and 10 Gigabit Media Independent Interface...................9

46.1 Overview.....................................................................................................9

46.2 XGMII Data Stream......................................................................................15

46.3 XGMII functional specifications.....................................................................18

46.4 XGMII electrical characteristics.....................................................................27

46.5 (PICS) proforma for Clause 46, RS and XGMII.................................................29

Annex 44A.(informative) Diagram of Data flow.......................................................34

Annex 45A.(informative) Clause 45 MDIO electrical interface ..................................41

Annex 48A.(normative) Jitter test patterns.............................................................45

Annex 48B.( informative) Jitter test methods..........................................................52

Annex 50A.( informative) Thresholds for Severely Errored Second calculations...........64


８

10Gbps 이더넷 물리계층 표준: Clause 46. 정합부계층과

10 기가비트 매체독립 접속부

1. 개요

본 표준은 IEEE Std 802.3ae-2002 (근거리 및 메트로 망-CSMA/CD 접근법 및 물리계층

표준)를 기반으로 하였으며, 근거리 망, 메트로 망, 기업 망, 캠퍼스 망 구축을 위한 10Gbps

이더넷 물리 계층 규격 제 46절 정합부계층과 10 기가비트 매체독립 접속부를 기술한다.

2. 표준의 구성 및 범위

10Gbps 이더넷 물리계층 표준은 매니지먼트 데이터 입력출력(MDIO) 접속부,

정합부계층(RS)과 10기가 비트 매체 독립 접속부(XGMII), 물리코딩 부계층 (PCS), WAN

인터페이스 부계층, 물리매체접속(PMA) 부계층, 물리매체 종속 부계층(PMD)을 정의한다.

3. 정의

3.1. 용어 정의

해당 없음


９

Clause 46 정합부계층과 10 기가비트 매체독립 접속부

46.1 개요

이 절에서는 CSMA/CD MAC과 여러 종류의 PHY간에 있는 정합부계층(RS)과 10 기가비트

매체독립접속부(XGMII)에 대한 논리적 및 전기적 특성을 정의한다.

<그림 46-1>은 ISO/IEC(IEEE) OSI 표준모델에서 RS와 XGMII의 관계를 도시한 것이다.

<그림 46-1> 관계

XGMII의 목적은 MAC과 물리계층간에 간단하고, 저렴하면서 구현이 용이한 상호연결성을

제공하는 것이다. 그리고, 10 기가비트 연결장치접속부는 (10Gigabit Attachment Unit Interface-

XUAI)는 적은 개수의 핀을 사용하여 XGMII의 거리를 연장하기 위하여 선택적으로

사용된다(47절 참조).

이 RS는 논리적인 MAC의 직렬비트열(기존에 정의된 PLS 프리미티브에 대응됨)을 병렬로

변환하여 10 기가비트 PHY에 전달한다.

비록 XGMII가 선택사항이지만, 이 표준에서는 기본적으로 사용된다. 10 기가비트

물리코딩계층(Physical Coding Layer-PCS)는 XGMII가 있다는 가정하에 규격화되어 있으므로,

만약 이 RS와 XGMII가 명시적 구현되지 않더라도 마치 RS와 XGMII가 구현되어 있는 것처럼

동작해야 한다.


１０

XGMII는 다음과 같은 특성을 지닌다.

a) 10 기가비트 동작을 지원한다.

b) 데이터와 구분문자들은 기준클럭에 동기화된다.

c) 32-비트의 송/수신 데이터 경로를 각각 제공한다.

d) 범용 디지털 ASIC에 호환되는 신호레벨을 사용한다.

e) 전이중 동작만 지원한다.

46.1.1 주요 개념 요약

XGMII의 주요 개념은 다음과 같다.

a) XGMII는 MAC과 PHY가 독립적으로 구현될 수 있도록 하는 접속부를 정의한

MII(22절)와 GMII(35절)과 기능적으로 유사하다.

b) RS는 MAC의 직렬 데이터열을 XGMII 병렬데이터로 변환한다.

c) RS는 하부의 XGMII로부터 제공되는 신호들을 상위의 MAC에게 제공되는 PLS 서비스

프리미티브로 매핑한다.

d) 송수신 데이터의 전송방향은 서로 독립적이며, 각 데이터는 데이터, 제어, 클럭신호에

의해 서비스된다.

e) RS는 송신측 경로상으로 데이터나 제어문자를 지속적으로 생성하며, 수신측 경로로부터

데이터나 제어문자를 지속적으로 수신한다.

f) RS는 링크장애상태 감시에 참여하여, 수신 링크상태가 불안한 경우, 감지된

링크장애상태를 송신경로를 통해 상대방에게 알린다.

g) XGMII가 선택사양인 XAUI에 의해 접속거리가 연장될 경우, 논리적으로 2개의 XGMII

접속부가 존재한다 (그림 46-1참조). 상부의 첫번째 XGMII접속부를 통하여,

송신경로상의 신호가 RS에서 XAUI의 DTE XGSX에게 전달되며, 하부의 두번째

XGMII접속부를 통하여 PHY XGXS에서 PCS로 전달된다. 수신신호는 이와 반대로

전달된다. 따라서, RS와 PCS사이의 XGMII의 기능은 RS와 DTE XGXS, 또는 PHY

XGXS와 PCS간의 역할과 동일하다.

46.1.2 용도

이 절의 XGMII는 MAC과 PHY사이의 접속부에 적용된다. 접속부의 실체는 기본적으로 PCB상의

칩간 연결이다. 물론, XGMII는 다른 방법으로도 활용될 수도 있는데, 예를 들면 집적회로내부에

있는 로직모듈들간의 논리적인 접속형태로도 구현될 수 있다.

이 접속부는 매체독립성를 제공할 수 있기 때문에, MAC으로 하여금 시리얼 또는

파장분할방식을 사용하는 여러가지의 10 GBASE PHY를 접속할 수 있도록 한다.

46.1.3 동작속도


１１

XGMII는 이 절에서 정의된 것과 같이 10 기가비트 MAC 데이터 전송율을 지원한다. 10 또는

100Mb/s 동작은 22절에서 정의한 MII에 의해 지원되며, 1000 Mb/s에서는 35절에서 정의한

GMII에 의해 지원된다.

XGMII를 제공하는 PHY는 10 Gb/s MAC 데이터 전송속도를 지원해야 한다. 10GBASE-X와

10GBASE-R PHY는 10Gb/s로 동작한다. 반면에, 10GBASE-W PHY는 9.95328 Gb/s의 STS-

192/VC-4-64c 라인속도로 동작하기 때문에, 9.58464 Gb/s의 페이로드 전송속도에 정합된

데이터 스트림을 MAC이 제공해야 한다. 송신시, 이러한 정합기능은 이 모드에서 동작하는

MAC이 생성한 stretched interpacket gap에 상응하는 Idle 문자를 제거함으로써 수행된다.

반면에, 수신시에는 XGMII RX_CLK 속도에 적응될 수 있도록 stretched interpacket gap에

상응하는 Idle 문자를 추가시킴으로써 속도정합을 가능하게 한다.

46.1.4 지연제약 사항

MAC Control계층에서의 PAUSE기능(제 31, Annex31B)의 예측 가능한 동작을 위하여, 망을

경유한 전파지연시간의 상한선이 필요하다. 즉, MAC과 MAC Control부계층, 그리고

물리계층장치를 개발하는 사람은 어떤 최대지연시간을 염두에 두어야 하며, 또한, 망 설치자는

케이블링시 이 점을 고려해야 한다.

MAC Control, MAC, RS에서의 총 왕복지연시간(전송, 수신의 합)은 <표 46-1>에 있다.

비트타임은 1.4에 있으며 pause_quanta는 31B.2에 규정되어 있다.

<표 46–1> 왕복지연시간 제약사항

부계층 최대 (bit time)최대

(pause_quanta)

MAC, RS, MAC Control 8192 16

46.1.5 역할

XGMII의 역할은 매체 독립성 제공뿐만 아니라 간단하면서도 비용효율이 높아야 한다. 버스

폭과 전송속도는 대략 7Cm의 칩간 연결을 지원해야 한다. 또한, XGMII(MII, GMII 포함)는

ISO(IEEE) 7 계층 참조모델의 데이터링크와 물리계층을 명확히 구분시킴으로써 매체 독립성을

극대화한다.

46.1.6 XGMII의 구조

XGMII는 독립적인 송신 및 수신경로로 구성되어 있다. 각각의 전달방향 마다 32개의

데이터(TXD<31:0>, RXD<31:0>),, 4개의 제어신호 (TXC<3:0>,RXC<3:0>), 그리고 1개의 클럭

(TX_CLK, RX_CLK)이 사용된다. <그림 46-2>는 RS의 입력과 출력 구조를 도시한 것이다.


１２

<그림 46-2> 정합부계층의 입출력선

32개의 TXD와 4개의 TXC신호선으로부터 총 4개의 송신 데이터 레인이 구성되며, 32개의

RXD와 4개의 RXC에 의해 총 4개의 수신 데이터레인이 구성된다. (표 46-2참조) 각 전송방향

마다 4개의 레인들은 각각의 공통클럭(송신용 TX_CLK, 수신용 RX_CLK)을 공유한다. 4개의

레인은 라운드-로빈 순서로 바이트열을 전달하기 위해 사용된다. 송신시, 논리적으로는 MAC에

의한 8개의 PLS_DATA.request 프리미티브의 발행에 의해 한 바이트가 전송된다. 첫번째

바이트는 0번 레인, 두번째는 1번 레인, 세번째는 2번 레인, 네번째는 3번레인상에 정렬되며

5번째 바이트는 다시 0번 레인에 정렬된다. 프레임 구분문자와 프레임간 Idle 문자는 각각

TXC와 RXC 제어신호에 의해 RXD와 TXD라인상에서 인코딩된다.

<표 46-2> 송수신레인에 할당되는 데이터비트와 제어신호645

TXD

RXD

TXC

RXC 레인

<7:0> <0> 0

<15:8> <1> 1

<23:16> <2> 2

<31:24> <3> 3

46.1.7 XGMII 신호에 대한 PLS 서비스 프리미티브로의 매핑

RS는 XGMII로부터 제공받는 신호를 제6절에 정의된 PLS 서비스 동작으로 매핑한다. RS가

제공하는 PLS 서비스 프리미티브는 6절에서 정의된 것과 동일한 방법으로 동작한다. 단,

10GB/s에서는 전이중 동작만 제공되므로, CSMA/CD용 PLS 서비스 프리미티브는 RS를 통해

XGMII에게 매핑되지 않는다.

10 GB/s용 프리미티브는 다음과 같다.


１３

PLS_DATA.request

PLS_DATA.indicate

PLS_CARRIER.indicate

PLS_SIGNAL.indicate

PLS_DATA_VALID.indicate

46.1.7.1 PLS_DATA.request 프리미티브의 매핑

46.1.7.1.1 기능

PLS_DATA.request 프리미티브를 TXD<31:0>, TXC<3:0>, TX_CLK등의 XGMII 신호로

매핑시킨다.

46.1.7.1.2 서비스 프리미티브의 형식

PLS_DATA.request(OUTPUT_UNIT)

OUTPUT_UNIT 파라미터는 1, 0, DATA_COMPLETE 중 하나로서, 한 데이터비트를 의미한다.

특별히, DATA_COMPLETE값은 MAC이 송신할 값이 없음을 의미한다.

46.1.7.1.3 생성시기

이 프리미티브는 전송매체로 한 데이터 비트의 전송을 요청하거나 송신을 중지하고자 할 때

MAC에 의해 생성된다.

46.1.7.1.4 프리미티브의 처리

OUTPUT_UNIT 값은 각 TX_CLK 엣지에서 TXD<31:0>와 TXC<3:0>값으로 PHY에게 전달된다.

각 PLS_DATA.request 프리미티브는 46.2항에 설명된 순서(TXD<0>, TXD<1>, … , TXD<31>,

TXD<0>)대로 TXD 신호로 매핑된다. MAC으로부터 32번의 PLS_DATA.request에 의해

4바이트가 전달되면, RS는 PHY에게 이 32비트의 데이터 전송을 요구한다. 프리앰블의 첫번째

바이트는 Start제어문자로 변환되어 레인 0상으로 전송되도록 한다. 이후, TXD와 TXC는 MAC

하부계층의 각 32 비트타임마다 RS에 의해 생성된다.

마지막으로 전송요구되는 DATA_COMPLETE 값은 데이터의 마지막 바이트 전송 직후에

Terminate 제어문자로 매핑시켜, PHY로 전달되도록 한다. 이것은 마지막 데이터 바이트가

전송될 때의 TX_CLK엣지와 동일한 엣지에서 전송될 수도 있고, 다음 엣지일 수도 있다. 이

Terminate 제어문자가 레인 0, 1, 2에 전송되는 경우, 나머지 레인에는 Idle 제어문자들이

전송되도록 한다.


１４

46.1.7.2 PLS_DATA.indicate 프리미티브의 매핑

46.1.7.2.1 기능

PLS_DATA.indicate 프리미티브는 XGMII 신호 RXD<31:0>, RXC<3:0>, RX_CLK으로 매핑된다.


PLS_DATA.indicate(INPUT_UNIT)

INPUT_UNIT 파라미터는 데이터 비트로서, 0 또는 1의 값을 갖는다.

46.1.7.2.3 생성시기

INPUT_UNIT 값은 각 RX_CLK의 엣지에서 PHY로부터 수신된 RXC<3:0>과 RXD<31:0> 신호에

의해 얻어진다. 각 프리미티브는 상대방 MAC의 PLS_DATA.request의 결과에 의해 송신된

비트를 수신하여 상위의 MAC에게 보고할 때 발행된다. 프레임이 수신된 동안의 각

RXD<31:0>에 대하여, RS는 프레임의 수신이 완료될 때까지 32개의 PLS_DATA.indicate

프리미티브를 생성한다. 반면에, Terminate가 포함된 RXD<31:0>의 경우, 0, 8, 16, 또는 24개의

PLS_DATA.indicate프리미티브를 보고한다. 46.2항에서 설명한대로, 프레임이 수신되는 동안

각각의 RXD 신호는 하나의 PLS_DATA.indicate 프리미티브 (RXD<0>, RXD<1>, … , RXD<30>,

RXD<31>)로 매핑된다.

RS는 PLS_DATA.indicate 프리미티브를 생성하기 이전에, 먼저 유효한 Start 제어문자가

수신되면, 이를 프리앰블 바이트로 변환시킨다. 단, RS는 Terminate 제어문자에 대해서는

어떠한 PLS_DATA.indicate 프리미티브도 생성하지 않는다. XGMII의 오류보고

기능(46,3,3절참조)에 의해 MAC으로 전달되는 데이터 값을 RS가 바꿀 수도 있다.

Sequence_ordered_sets 은 MAC에 전달되지 않는다(46.3.4참조).


MAC이 이 프리미티브를 처리할 때의 영향은 규정되지 않았다.

46.1.7.3 PLS_CARRIER.indicate 프리미티브의 매핑

10GB/s 의 경우 전이중 동작만 지원하기 때문에, RS는 이 프리미티브를 생성하지 않는다.

46.1.7.4 PLS_SIGNAL.indicate의 매핑

10GB/s 의 경우 전이중 동작만 지원하기 때문에, RS는 이 프리미티브를 생성하지 않는다.


１５

46.1.7.5 PLS_DATA_VALID.indicate의 매핑

46.1.7.5.1 기능

PLS_DATA_VALID.indicate 프리미티브를 RXC<3:0>과 RXD<31:0>의 XGMII 신호로 매핑한다.


PLS_DATA_VALID.indicate(DATA_VALID_STATUS)

DATA_VALID.indicate 프리미티브는 2 개의 값인 DATA_VALID 또는 DATA_NOT_VALID 중

하나의 값을 갖는다. DATA_VALID 값은 PLS_DATA.indicate 프리미티브의 INPUT_UNIT

파라미터값이 수신된 프레임의 유효한 데이터 값임을 지시하는 반면에, DATA_NOT_VALID 값은

수신된 프레임의 데이터가 유효하지 않음을 지시한다.

46.1.7.5.3 생성시기

이 PLS_DATA_VALID.indicate 프리미티브는 DATA_VALID_STATUS 파라미터의 값이

DATA_VALID에서 DATA_NOT_VALID로 또는 그 반대로 천이할 때 마다 RS에 의해 생성된다.

4개의 Idle 문자나 Sequence order set을 포함한 RXC<3:0>와 RXD<31:0>값이 수신된 이후,

레인 0에서 Start제어문자가 수신되면 DATA_VALID_STATUS=DATA_VALID인

PLS_DATA.indicate가 생성된다. 반면에, Error제어문자가 수신된 경우를 제외하고는 해당

레인의 RXC가 1이면, DATA_VALID_STATUS=DATA_NOT_VALID이다.

오류가 없는 상태에서의 DATA_NOT_VALID는 수신된 Terminate제어문자에 의해 생성된다.

Terminate가 아닌 다른 제어문자에 의해 DATA_VALID_STATUS가 DATA_VALID에서

DATA_NOT_VALID로 변경될 경우, RS는 MAC에게 DATA_NOT_VALID로 보고하기 이전에

MAC이 스스로 FrameCheckError를 발견할 수 있도록 조치해야 한다. (46.3.3.1참조)


MAC이 이 프리미티브를 처리할 때의 영향은 규정되지 않았다.

46.2 XGMII 데이터 스트림

XGMII를 통해 전송되는 데이터 프레임은 XGMII 데이터스트림에 수납된다. 이 데이터스트림은

데이터 바이트나 제어문자로 구성되는 바이트열이다. <그림 46-3>은 데이터 스트림의 구성을

도시한 것이다.

<inter-frame><preamble><sfd><data><efd>


１６

<그림 46–3> XGMII 데이터열의 구성

<그림 46-4>는 XGMII에서 각 비트의 송신과 수신, 그리고 4개의 레인에 매핑된 데이터

바이트를 도시한 것이다.

46.2.1 Inter-frame<inter-frame>

XGMII의 송신 또는 수신경로상에서의 프레임간 간격<inter-frame>은 프레임 데이터 의

송수신동작이 없는 기간이다. MAC 의 interpacket gap에 해당되는 <inter-frame>은 Terminate

제어문자로 개시되어 여러 개의 Idle 제어문자로 이어진 후, Start제어문자 이전의 Idle

제어문자로 끝난다. 송수신측 MAC간의 interpacket gap의 길이는 RS에서의 레인정렬, PHY의

클럭속도보상, 또는 10GBASE-W 데이터 전송속도 정합기능 등에 의해 변동되지만, 수신측

RS의 XGMII에서의 최소 프레임간격은 5바이트이다.

링크상태정보는 논리적으로 <inter-frame>기간에서 생성된다.(46.3.4항 참조) 46.3.3항은

링크상태정보 알림을 개시하거나 중지할 때의 프레임처리과정을 설명하고 있다.

46.2.2 프리앰블<preamble>과 Start of frame delimiter<sfd>

4.2.5항의 규정에 의해, 프리앰블 <preamble>은 MAC에 의한 프레임 전송시 최초로 전송되며

다음과 같은 비트 값을 가진 7바이트로 구성된다.

10101010 10101010 10101010 10101010 10101010 10101010 10101010


１７

그리고, Start제어문자는 XGMII상에서의 MAC 데이터 시작을 지시한다. 송신시, RS는

MAC으로부터 전달받은 프리앰블의 첫번째 바이트를 이 Start제어문자로 변환하고, 수신시

RS는 이 Start제어문자를 다시 프리앰블 데이터 바이트로 복원한다. Start제어문자는 송신시는

RS, 수신시는 PHY에 의해 XGMII의 레인 0에 정렬된다.

Start of frame delimiter <sfd>는 프레임의 시작을 알리며, 프리앰블 다음(즉, 7번째

바이트위치)에 위치한다. XGMII상에서의 <sfd>비트값은 4.2.6항에 기술된 Start Frame Delimiter

(SFD)값과 동일하며, 다음 비트열과 같다.

10101011

프리앰블과 SFD의 비트전송순서는 모두 왼쪽에서 오른쪽이다. 그리고, 각 바이트의 맨 왼쪽

비트는 바이트의 LSB이고, 맨 오른쪽 비트가 MSB이다.

XGMII를 통해 송신되는 프리앰블과 SFD는 XGMII의 레인상에서 차례대로 정렬된다. 즉, 첫번째

프리앰블 바이트는 Start제어문자로 교체되어 레인0에 정렬된다. 이후, 2번째 바이트는 레인1,

3번때 바이트는 레인2, 4번째 바이트는 레인3에 정렬되고, 이 4바이트는 TX_CLK의 다음

엣지에서 송신된다. 이후, 5번째 바이트는 다시 레인0에 정렬된다. 이러한 순서에 따르면,

SFD는 레인3에 할당되도록 순차적으로 정렬된다. XGMII의 <preamble>과 <sfd>는 다음과 같다.

Lane 0 Lane 1 Lane 2 Lane 3

Start 10101010 10101010 10101010

10101010 10101010 10101010 10101011

46.2.3 데이터 <data>

정상적인 프레임에서의 데이터는 여러 개의 데이터 바이트로 구성되어 있다.

46.2.4 End of frame Delimiter <efd>

한 레인에서, TXD값으로 Terminate 제어문자(0xFD)를 제시하고, 또한 TXC=1로 설정하면, 한

프레임의 마지막을 의미하는 프레임 구분자인 <efd>가 된다. 이와 마찬가지로, 레인의 RXD값이

해당 Terminate 제어문자이면서 RXC=1이면, 수신된 데이터열에 대한 프레임구분자인 <efd>로

간주된다. XGMII는 4개의 레인 중 이 프레임 구분자가 어느 레인에 있던지 이것을 인식할 수

있어야 한다.

46.2.5 패킷시작구분자(SPD)와 패킷끝구분자(EPD)의 정의

패킷시작구분자는 Start제어문자로 정의되고, 패킷끝구분자는 마지막 데이터 바이트열 직후의

Terminate 제어문자 또는 DATA_VALID에서 DATA_NOT_VALID 값으로 천이시키는 기타

제어문자로 정의된다. (46.1.7.5.2와 30.3.2.1.5절을 참조하라.)


１８

46.3 XGMII의 기능적 명세

XGMII는 MAC이 여러가지의 전송매체와 트랜시버 종류에 무관하게 동작할 수 있도록

설계되었으며, 이를 위한 모든 제어 신호와 기능적 절차도 다음과 같이 규정되었다.

XGMII루프백기능은 비록 규정되지 않았지만, 송신신호를 수신경로로 연결함으로써, XGMII

신호의 루프백 경로를 다음과 같이 만들 수도 있다. 즉,

TXD<0>=RXD<0>,...,TXD<31>=RXD<31>,TXC<0>=RXC<0>,..,TXC<3>=RXC<3>,TX_CLK=RX

_CLK과 같이 하면 된다. 이와 같은 루프백기능은 링크장애(link fault) 시그널링상태머신이나

RS수신부의 오류처리기능을 시험하지는 않는다.

46.3.1 송신

46.3.1.1 TX_CLK (10GB/s 송신클럭)

10 GB/s동작 지원용 TX_CLK은 연속적으로 동작하는 클럭이다. TX_CLK는 RS에서 PHY로

TXC<3:0>과 TXD<31:0>신호를 송신할 때 필요한 기준타이밍을 제공한다. TXC<3:0>과

TXD<31:0>의 값은 TX_CLK의 라이징엣지와 폴링엣지 각각에서 PHY에 의해 샘플링된다.

TX_CLK은 RS가 제공한다.

TX_CLK주파수는 MAC 데이터전송속도의 1/64인 156.25MHz±0.01%이다.

46.3.1.2 TXC<3:0> (송신제어신호)

TXC<3:0>은 RS에서 XGMII으로 전송되고 있는 TXD값이 데이터인지 제어문자인지를

구분하도록 한다. 데이터 바이트가 전송되는 레인에 대한 TXC 신호는 0이며, 제어문자가

전송되면 1의 값을 갖는다. 오류가 없을 때, 프리앰블의 각 바이트에 대하여 RS는 TXC=0을

생성하며 (Start제어문자로 바뀌는 첫번째 바이트는 제외), 이후, XGMII의 레인상으로 모든

데이터 바이트가 전송될 때까지 계속 0의 값을 가진다. TXC<3:0>은 RS에 의해 구동되며,

TX_CLK의 rising과 falling 엣지 각각에서 송신작업이 수행된다. <표 46-3>은 XGMII의

송신레인에 대한 TXC와 TXD의 허용된 인코딩값을 정리한 것이다. 물론, Start 제어문자는

반드시 레인0에 정렬되어야 하는 등의 특정 문자에 대한 특정 레인할당과 같은 추가적인

요구사항도 고려되어야 한다.

<표 46-3> TXC와 TXD의 가능한 인코딩 값

TXC TXD 설명 PLS_DATA.request 파라미터

0 00 ~ FF Normal data transmission ZERO, ONE (eight bits)

1 00 ~ 06 예약됨 —

1 07 Idle No applicable parameter

(Normal inter-frame)


１９

1 08 ~ 9B 예약됨 —

1 9C Sequence (only valid in lane 0) No applicable parameter (Inter-

frame status signal)

1 9D ~FA 예약됨 —

1 FB Start (only valid in lane 0) No applicable parameter,

replaces first eight ZERO, ONE

of a frame (pream-ble octet)

1 FC 예약됨 —

1 FD Terminate DATA_COMPLETE

1 FE Transmit error propagation 해당사항 없음

1 FF 예약됨 —

(주의) Values in TXD column are in hexadecimal, most significant bit to least significant bit

(i.e., <7:0>).

46.3.1.3 TXD <31:0> (송신 데이터)

TXD는 RS에 의해 4개의 레인상에 송신되는 <TXD<7:0>, TXD<15:8>, TXD<23:16>,

TXD<31:24>)로 구성되는 32개의 데이터 신호의 묶음이다. <표 46-2>에 따른 TXC값과 <표

46-3>에 따라 각 레인의 데이터가 인코딩된다. TXD<31:0>은 TX_CLK의 라이징과 폴링엣지

각각에서 송신된다. 레인 0의 TXD<0>, 레인 1의 TXD<8>, 레인 2의 TXD<16>, 레인3의

TXD<24>는 각 레인별로 송신될 데이터 바이트들의 최하위 비트들이다.

TXC=1일 때, 해당 레인상에 제시되는 특별한 TXD값(Idle, Start, Terminate, Sequence, Error

제어 문자)들은 PHY로 하여금 해당 코드그룹을 생성하도록 한다. 반면에, TXC=0일 때에는(즉,

일반 데이터인 경우) 해당 레인의 TXD값은 PHY에 의해 TXD의 데이터 바이트 값에 해당되는

코드그룹을 생성하도록 한다. <그림 46-5>는 일반적인 프레임 전송과정을 도시한 것이고,

<그림 46-6>은 오류프레임의 전송과정을 도시한 것이다.


２０

46.3.1.4 Start제어문자의 정렬

송신시, RS는 반드시 레인 0에 Start제어문자를 정렬해야 하기 때문에, <inter-frame>의 길이를

조절할 필요가 있다. 이를 위하여, 다음과 같은 두 가지 방법 중 하나가 사용되어야 한다.

1) MAC에서 이러한 RS기능을 수행하도록 한다. 즉, 항상 4바이트 경계점에서 프리앰블의

시작이 정렬되도록 Idle 문자를 MAC이 추가 삽입하는 방법이다. 이러한 방식은 최소

프레임간격을 초과할 수도 있으므로 전송효율을 감소시킬 수 있다.

2) RS에서 이러한 기능을 수행하도록 한다. 즉, RS가 Start제어문자를 정렬하기 위해 Idle

문자를 삽입, 삭제하는 방법으로써, 유효데이터 전송률을 유지할 수 있다. 이 방법을

사용했을 때 RS는 삽입 또는 삭제한 Idle 문자의 개수가 누적된 값을 기억하기 위한

Deficit Idle Count (DIC)를 가지고 있어야 한다. 이 DIC는 Idle 문자가 삭제되면

증가하고 삽입되면 감소하도록 되어 있으며, 최소 0에서 최대 3까지의 값을 가진다. 이

방법을 사용하면, XGMII상으로 송신되는 프레임의 최소간격은 4절에서 규정된

최소간격보다 3바이트 짧아질 수 있다. 하지만, 짧은 프레임간격이 발생되는 빈도는

DIC규칙에 의해 조절할 수 있다. 이 DIC는 초기화시에만 0으로 설정되며, MAC의 송신

IPG의 크기와 무관하게 적용된다. 물론, 이와 유사한 다른 방법도 가능하다.

46.3.2 수신

46.3.2.1. RX_CLK (수신 클럭)

RX_CLK는 하부 PHY에서 상위 RS에게 RXC<3:0>과 RXD<31:0>의 전달시 사용되는

기준타이밍을 제공하는 클럭이다. RXC<3:0>과 RXD<31:0>은 RX_CLK의 라이징과 폴링엣지


２１

각각에서 RS에 의해 샘플링된다. RX_CLK은 PHY가 제공한다.

RX_CLK의 주파수는 수신중인 데이터로부터 추출되며, 이 클럭주파수는 정상클럭(즉,

TX_CLK)과 동일할 수도 있다. PHY에서의 데이터 수신율이 허용치내에 있을 때,

RX_CLK주파수는 MAC에서의 데이터 수신율의 1/4인 156.25MHz±0.01%이다.

복원된 클럭과 정상클럭간의 변경을 프레임별로 할 필요는 없다. 매체로부터의 수신신호가

없어져 PHY가 기준 RX_CLK을 더 이상 복원할 수 없을 때, PHY는 정상기준클럭으로부터

RX_CLK을 대신 생성한다. 그리고, 정상기준클럭에서 복원된 클럭으로, 또는 복원된 클럭에서

정상기준클럭으로의 변경은 RX_CLK의 엣지간격을 감소시켜서는 안된다.

이 표준에서는 RX_CLK과 TX_CLK 신호간의 위상차이가 일정해야 하는 것을 보증 또는

요구하지 않는다.

46.3.2.2 RXC<3:0> (수신 제어신호)

RXC<3:0>은 PHY가 복원 또는 디코딩한 것이 데이터인지 제어문자인지를 구분하도록 한다.

RXC=0이면, 해당 레인에 데이터 바이트가 수신된 것이고, 제어문자가 수신된 것이면 RXC=1의

값을 갖는다.

오류가 없는 경우, PHY는 프리앰블의 첫 바이트를 제외한 프리앰블 영역부터 계속 유효한

데이터가 수신될 경우, 해당 레인에 대한 RXC=0값을 XGMII를 경유하여 RS에게 보고한다. RXC

< 3:0 >는 PHY에 의해 구동되며, RX_CLK의 라이징과 폴링엣지 모두에서 유효하다.

<표 46-4>는 XGMII의 수신레인에서의 RXD와 RXC에 허용된 값을 도시한 것이다. 물론, Start

제어문자는 반드시 레인0에 정렬되어야 하는 등의 특정 문자에 대한 특정 레인할당과 같은

추가적인 요구사항도 고려되어야 한다.

<표 46-4> RXC와 RXD의 가능한 인코딩 값

RXC RXD 설명 PLS_DATA.indicate 파라미터

0 00 ~ FF Normal data reception ZERO, ONE (eight bits)

1 00 ~ 06 예약됨 —

1 07 Idle No applicable parameter

(Normal inter-frame)

1 08 through

9B 예약됨 —

1 9C Sequence (only valid in lane 0) No applicable parameter (Inter-

frame status signal)

1 9D ~FA 예약됨 —

1 FB Start (only valid in lane 0) No applicable parameter, first

eight ZERO, ONE of a frame (a


２２

preamble octet)

1 FC 예약됨 —

1 FD Terminate No applicable parameter (Start

of inter-frame)

1 FE Receive error 해당 파라미터 없음

1 FF 예약됨 —

(주의) Values in RXD column are in hexadecimal, most significant bit to least significant bit

(i.e., <7:0>).

<그림 46-7>은 오류가 없는 프레임의 수신과정을 도시한 것이다.

46.3.2.3 RXD (수신데이터)

RXD는 PHY에 의해 전달되는 32개의 데이터비트(RXD < 31:0>)의 묶음이다. 각 레인은 <표

46-2>에 따른 RXC 신호로 조합되고 <표 46-4>에 의거 RS코드로 디코딩된다. RXD<31:0>은

RX_CLK의 라이징과 폴링엣지 모두에서 유효하다. RX_CLK의 각 엣지에서, 수신된 데이터와

제어신호는 RS에 의해 RXD<31:0>로 매핑된다. 레인 0의 RXD<0>, 레인1의 RXD<8>, 레인2의

RXD<16>, 레인3의 RXD<24>는 레인별 수신된 데이터의 최하위 비트들이다. <그림 46-7>은

프레임이 수신되는 동안 RXD<31:0>의 동작을 도시한 것이다.

각 레인의 RXC가 0일 때, RS는 이 레인의 RXD값을 PLS_DATA.indicate 프리미티브로 상위에

보고한다. 반면에, RXC=1인 경우, 해당 레인의 RXD값을 Start제어문자, Terminate 제어문자,

Sequence 제어문자, 오류 제어문자 등으로 매핑한다. 현재 수신되고 있는 프레임에서

오류(예를 들면, 코딩오류 또는 PHY가 감지한 오류, 그리고 MAC이 발견하지 못하는 오류

등)이 발견되면, PHY는 이 레인의 RXD값을 오류제어문자로 변환하여 RS에게 전달한다. RS에서

이러한 오류제어문자를 처리하는 과정은 46.3.3.1에 규정되어 있다. <그림 46-8>은 오류가


２３

있는 프레임을 수신할 때 RXC와 RXD의 동작을 도시한 것이다.

46.3.3 오류처리와 장애처리

46.3.3.1 XGMII로 부터의 오류보고에 대한 반응

만약, 프레임 수신(즉, DATA_VALID_STATUS = DATA_VALID일 때)중에, 수신레인상에

Terminate 제어문자가 아닌 다른 제어문자가 있다면, RS는 MAC에게 이 프레임에 대한

FrameCheckError를 감지할 수 있도록 해야 한다. 이 요구사항은 수신한 프레임을 MAC에게

전달할 때 frame check sequence 알고리즘에 의해 틀린 CRC값이 생성되도록 하는 기능을

RS가 수행하도록 함으로써 만족시킬 수 있다. 즉, MAC으로의 데이터 전달시 실제 데이터와

다른 값으로 대치시켜 전달한다.(다시 말하면, 해당 코드값을 다른 엉뚱한 값으로 대치시켜

MAC으로 전달함으로써, MAC이 FCS계산에 의해 이 프레임이 버려질 수 있도록 한다.). 이를

위하여, RS는 수신된 프레임에 있는 각각의 오류제어문자에 대하여 8번의 PLS_DATA.indicate

프리미티브를 생성함으로써, FrameCheckError가 발생될 수 있도록 한다.

물론, 다른 방법을 사용하여 MAC이 수신된 프레임에서 FrameCheckError를 감지하도록 할

수도 있다.

46.3.3.2 송신오류 제어문자의 생성 조건

만약, 프레임의 송신중에, PHY에게 고의적으로 프레임의 내용을 변조시켜 송신하도록

지시함으로써 수신측 MAC이 오류를 용이하게 감지할 수 있도록 할 경우, 송신측은 송신시에

TXD와 TXC 신호를 적절하게 활용하여 오류제어문자가 해당 레인에 송신될 수 있도록 한다.

46.3.3.3. 수신된 무효프레임에 대한 처리


２４

만약 Start제어문자가 다른 레인으로부터 수신된다면, MAC에 DATA_VALID값이 보고되지

않도록 한다. 또한, 오류가 없는 10Gb/s동작의 경우, 레인3에서 반드시 SFD가 전송되므로, 10

Gb/s MAC과 RS는 레인 3이외의 레인에 SFD가 수신되고, 다음 컬럼에 Start제어문자가 수납된

패킷이 수신되면, 이것을 버려야 한다.

46.3.4 링크장애통지기능(Link Fault Signaling)

링크장애통지기능은 Remote RS와 Local RS간에 수행된다. Remote RS와 Local RS사이에

장애는 Local RS에 의해 Local 장애로 감지된다. 오직 한쪽의 RS만 Remote fault 통지신호를

생성할 수 있다.

PHY 내부의 각 부계층들은 신뢰할 수 없는 링크로 만들어 버린 장애를 감지할 수 있다.

장애상태를 감지한 PHY부계층은 데이터 경로를 사용하여 이 로컬장애상태를 상위의 RS에게

보고한다. 이에 대하여, RS는 MAC 데이터 전송동작을 중지하고, 데이터 경로를 사용하여

상대방에게 원격장애상태를 계속 알린다(필요하다면, 전송중이던 MAC 프레임의 전송을 도중에

중지시킴). 원격오류상태가 (상대방) RS에 전달되면, 원격 RS는 자신의 MAC 데이터 전송을

중지하고, 계속적으로 Idle 제어 문자를 전송한다. 이후, 원격오류상태 메시지가 수신되지 않게

되면, RS는 MAC 데이터를 송신할 수 있는 정상상태로 되돌아간다.

상태정보는 <표 46-5>와 같이 4바이트의 Sequence ordered_set 으로 보고된다. PHY는

레인0에 <sequence> 제어 문자, 레인1, 2에는 데이터 문자인 0x00, 레인 3에는

데이터0x01문자의 조합을 사용하여 local fault를 보고한다. 그리고, RS는 레인0에 <sequence>

제어 문자, 레인 1, 2에는 데이터 문자인 0x00, 레인 3에는 데이터 0x02문자의 조합을 사용하여

remote fault를 표시한다. 비록 대부분의 장애감지는 PHY의 수신부가 수행하지만, 어떤 PHY는

이러한 장애를 PHY의 송신부에서 감지한다. 이 때도 역시 PHY는 local 장애상태로 표시한다.

<표 46-5> Sequence 오더 셋

Lane 0 Lane 1 Lane 2 Lane 3 설명

Sequence 0x00 0x00 0x00 Reserved

Sequence 0x00 0x00 0x01 Local Fault

Sequence 0x00 0x00 0x02 Remote Fault

Sequence ≥0x00 ≥ 0x00 ≥ 0x03 Reserved

(주의) Values in Lane 1, Lane 2, and Lane 3 columns are in

hexadecimal, most sig-nificant bit to least significant bit (i.e., <7:0>).

The link fault signaling state machine

allows future standardization of reserved Sequence ordered sets

for functions other

than link fault indications

RS는 링크의 장애상태를 보고한다. Local 장애는 Remote RS와 Local RS사이의


２５

수신데이터경로 상에서 감지된 장애이다. Remote 장애는 Local RS와 Remote RS사이의

송신경로 상에서 감지된 장애이다. RS는 반드시 이러한 링크장애통지상태머신(link fault

signaling state machine)을 가지고 있어야 한다. (<그림 46-9>를 참고하시오)

46.3.4.1 표기법

이 표기법은 21.5의 규정을 따르는 상태천이도에 사용된다. 이 표기법에서 counter 뒤에 오는

++은 증가를 의미한다.

46.3.4.2 변수와 카운터

링크장애통지상태머신은 다음과 같은 변수와 카운터를 사용한다. :

- col_cnt : Fault_sequence를 제외하고, 지금까지 수신된 칼럼의 개수. 이 col_cnt는

리셋되지 않는 이상 RX_CLK(rising과 falling 엣지마다)에서 증가한다.

- fault_sequence: 레인0에 Sequence 제어문자, 레인 1,2,3에 Local Fault인지 Remote

Fault인지 알려주는 seq_type값 등의 4바이트로 이루어진 Seuence ordered_set을

포함하고 있는 수신 칼럼(RXC<3:0>과 RXD<31:0>)의 값.

- last_seq_type: 이전에 수신된 Sequence ordered_set의 seq_type값. 해당 값은 다음과

같다.

a) Local Fault: 레인1,2,3에 대하여 각각 0x00, 0x00, 0x01인 경우.

b) Remote Fault: 레인1,2,3에 대하여 각각 0x00, 0x00, 0x02인 경우.

- link_fault: 장애상태와 종류를 나타냄. Value는 다음과 같다.

c) OK; 무장애.

d) Local Fault; PHY가 감지한 장애

e) Remote Fault; 상대방 RS에 의해 통지된 장애

- reset: RS가 내장된 장치에 전원이 인가되어 정상동작할 때까지 TRUE임.

- seq_cnt: 동일한 타입의 Sequence ordered_sets이 수신된 갯수

- seq_type: 현재 수신된 Sequence ordered_sets의 seq_type값. 값은 다음과 같다.

f) Local Fault: 레인1,2,3에 대하여 각각 0x00, 0x00, 0x01인 경우.

g) Remote Fault: 레인1,2,3에 대하여 각각 0x00, 0x00, 0x02인 경우.


２６

46.3.4.3 상태 천이도

<그림 46-9> 링크 장애 시그널링 상태도

링크장애통지상태머신은 RXC < 3:0 >와 RXD < 31:0 >에 수신되는 Sequence ordered_sets을

처리하는 RS모니터링부의 기능을 규정한 것이다. 변수 link_fault는 동일한 장애값을 가지는 4개

이상의 fault_sequence가 수신될 때 1로 설정된다. 단, 연속된 128개 미만의 컬럼들에서 이러한

fault_sequence들이 수신되고, 이들간에 동일한 fault 값을 가질 때에만 설정된다.

이 변수 link_fault는 Renote Fault 또는 Local Fault Sequence ordered_set이 포함되지 않은

128개의 칼럼 이후에는 OK로 다시 설정된다.

TXC<3 : 0>와 TXD<31 : 0>상으로의 RS 출력값들은 이 link_fault 변수에 의해 다음과 같이

제어된다.


２７

a) link_fault = OK : RS는 PLS 서비스 접속부가 요청한 MAC 프레임들을 전송한다.

송신할 MAC 프레임이 없다면, RS는 Idle 제어 문자를 생성하여 전송한다.

b) Link_fault = Local Fault : RS는 연속적인 Remote Fault Sequence ordered_sets을

생성하여 전송한다.

c) Link_fault = Remote Fault : RS는 연속적인 Idle 제어 문자를 생성하여 전송한다.

46.4 XGMII의 전기적 특성

XGMII의 전기적 규격은 XGMII가 다양한 10 Gb/s장치를 지원할 수 있도록 정의되고,

집적회로로 구현될 수 있도록 해야 한다. 칩간 접속형태로 XGMII가 구현될 경우, 1.5볼트의

출력버퍼전압을 공급할 수 있는 High Speed Transceiver Logic (HSTL)을 사용해야 한다.

이때 XGMII 칩간 신호는 클래스 I 출력 버퍼를 사용하는 EIA/JEDEC 표준 EIA/JESD8-6를

준수해야 한다. 출력 임피던스는 무종단 연결시 수용 가능한 오버슈트와 언더슈트특성을 지원할

수 있도록 38Ω보다 커야 한다.

<그림 46-10>과 <표 46-6>은 HSTL XGMII 신호의 임계값과 파라미터 값을 도시한 것이다.

<그림 46-10> 전기적 특성

<표 46-6> DC와 AC규격(참고용)

기호 파라미터 최소값 통상값 최대값 단위

VDDQ Output supply

voltage 1.4 1.5 1.6 V

VREF Input reference

voltage 0.68 0.75 0.90 V

VIH_DC DC input logic high VREF+0.10 — VDDQ+0.3 V

VIL_DC DC input logic low –0.30 — VREF–0.1 V

VIH_AC AC input logic high VREF+0.20 — — V

VIL_AC AC input logic low — — VREF–0.20 V


２８

이러한 HSTL 규격은 다양한 용도를 위한 여러가지의 터미네이션 옵션을 제공한다. <그림 46-

11>은 가능한 XGMII 회로의 구성을 도시한 것이다. 무종단 연결(Unterminated

interconnection)이 권고된다.

XGMII의 칩간 신호는 <그림 46-12>의 타이밍 조건에 일치해야 한다.

모든 XGMII의 타이밍측정은 <그림 46-11>에 도시된 처럼, 모든 소스로부터의 10pF의

용량부하를 가지고 광종단기능을 가진 XGMII드라이버 츨력부에서 수행되어야 하며, VIL_AC(max)와

VIH_AC(min) 임계값을 고려해야 한다.


２９

46.5 프로토콜구현적합성명세서 (PICS proforma)

46.5.1 개요

RS와 XGMII 제조사는 다음의 프로토콜 구현적합성명세서(Protocol Implementation

Conformance Statement (PICS) proforma)에 따라야 한다.

46.5.2 식별자

46.5.2.1 장비 식별자

공급자

PICS에 대한 문의처

장비 이름 및 버전

기타상세정보

예: 이름, 버전, 운영체제, 시스템명

46.5.2.2 프로토콜 요약

프로토콜 표준의 식별자 IEEE Std 802.3ae-2002, 46절의 정합부계층 및

XGMII

이 PICS에 대한 부칙 및 정오표의 식별값 없음.

예외항목의 여부 : No [ ] Yes [ ]

(21절 참조: Yes는 구현시 이 표준에 적합하지 않음을 의미한다.

작성 일시

46.5.2.3 주요기능 및 선택사항

항목 기능 항 값/설명 상태 지원여부

*PHY PHY support of XGMII 46.2, 46.3 O Yes [ ]

No [ ]

*RS Reconciliation Sublayer

support of XGMII

46.2, 46.3 O Yes [ ]

No [ ]

*XGE XGMII 의 전기적 접속부 46.4 O Yes [ ]

No [ ]

46.5.3 RS와 XGMII에 대한 PICS profoma 표


３０

46.5.3.1 공통


G1 PHY support of MAC data

rate

46.1.3 10Gb/s의 MAC 데이터

속도 지원

PHY:M Yes [ ]

N/A [ ]

G2 MAC Control, MAC,

RS에서의 총 왕복지연시간

46.1.4 <표46–1>에 따름 RS:M Yes [ ]

N/A [ ]

G3 레인의 구성 46.1.6 <표46–2 >에 따름 M Yes [ ]

46.5.3.2 PLS 서비스 프리미티브의 매핑


PL1 6절과의 매핑 46.1.7 RS를 사용하여 6절의 PLS

서비스 프리미티브로 매핑

RS:M Yes [ ]

N/A [ ]

PL2 PLS_DATA.requests의 매핑

46.1.7.1.4 TXD<0> - TXD<31>

RS:M Yes [ ]

N/A [ ]

PL3 Start 제어문자 생성 46.1.7.1.4 프리앰블의 첫번째 문자를

Start 제어문자로 변환

RS:M Yes [ ]

N/A [ ]

PL4 TXD 와 TXC 생성 46.1.7.1.4 32개의

PLS_DATA.requests에 대응

RS:M Yes [ ]

N/A [ ]

PL5 Terminate 제어문자 생성 46.1.7.1.4 DATA_COMPLETE에 의해

Terminate제어문자를 다음

레인에 생성해야 함

RS:M Yes [ ]

N/A [ ]

PL6 RXD 를

PLS_DATA.incicates로의

매핑

46.1.7.2.3 RXD<0>-RXD<31>로부터

PLS_DATA.indicate를 32개

생성해야 함.

RS:M Yes [ ]

N/A [ ]

PL7 PLS_DATA.indicate

generation

46.1.7.2.3 Generate 32

PLS_DATA.indicates for each

RXD<0:31> until Terminate

then generating 0, 8, 16, or

24

RS:M Yes [ ]

N/A [ ]

PL8 Start 제어문자 변환 46.1.7.2.3 PLS_DATA.indicates 를

생성하기 전에 유효한

Start제어문자를 프리앰블로

변환해야 함.

RS:M Yes [ ]

N/A [ ]

PL9 Terminate 제어문자 46.1.7.2.3 PLS_DATA.indicates 를

생성하지 않아야 함.

RS:M Yes [ ]

N/A [ ]

PL10 PLS_DATA_VALID.indicate

생성

46.1.7.5.3 DATA_VALID_STATUS값의

변화에 따라야 함.

RS:M Yes [ ]

N/A [ ]


３１

PL11 DATA_VALID_STATUS 46.1.7.5.3 4개의 Idle이나 Sequence

ordered set 이후에 레인

0에서 Start제어문자가 수신될

때 DATA_VALID를 설정해야

함.

RS:M Yes [ ]

N/A [ ]

PL12 DATA_VALID_STATUS 46.1.7.5.3 Value of DATA_NOT_VALID

on any control character but

Error

RS:M Yes [ ]

N/A [ ]

PL13 Terminate 제어문자로

마감되지 않는 Frame 에 대한

처리

46.1.7.5.3 MAC이 CRC 오류를 감지할

수 있도록 해야 함.

RS:M Yes [ ]

N/A [ ]

46.5.3.3 데이터 스트림 구조


DS1 Frame transfer 46.2 Within XGMII data stream RS:M Yes [ ]

N/A [ ]

DS2 Bit mapping 46.2 <그림 46–4>에 따름 RS:M Yes [ ]

N/A [ ]

DS3 Content of <data> 46.2.3 Consist of data octets RS:M Yes [ ]

N/A [ ]

DS4 Recognition of <efd> 46.2.4 레인과 무관하게

Terminate문자가 감지되면

됨

RS:M Yes [ ]

N/A [ ]

46.5.3.4 XGMII 신호의 기능적 명세

RS 측 XGXS 는 PHY 의 특성을 제공하고, PCS 측 XGXS 는 RS 의 특성을 제공한다.


FS1 TX_CLK active 엣지 46.3.1.1 TXD와 TXC는 TX_CLK 의

양쪽 엣지에서 샘플링되어야

함.

XGE:M Yes [ ]

N/A [ ]

FS2 TX_CLK주파수 46.3.1.1 156.25 MHz ±0.01% XGE:M Yes [ ]

N/A [ ]

FS3 TXC assertion과 de-

assertion

46.3.1.2 Data일 때 0, 제어문자일 때

1

RS:M Yes [ ]

N/A [ ]

FS4 TXC 클럭 46.3.1.2 TX_CLK에 동기되어야 함. XGE:M Yes [ ]


３２

N/A [ ]

FS5 TXD 인코딩 46.3.1.3 <표 46–3>에 따름. RS:M Yes [ ]

N/A [ ]

FS6 TXD 클럭 46.3.1.3 TX_CLK에 동기되어야 함. XGE:M Yes [ ]

N/A [ ]

FS7 Start 정열 46.3.1.4 Start 제어문자는 레인0에

정렬되어야 함.

RS:M Yes [ ]

N/A [ ]

FS8 RX_CLK active 엣지 46.3.2.1 RXD와 RXC는 RX_CLK의

양쪽 엣지에서 샘플링되어야

함.

XGE:M Yes [ ]

N/A [ ]

FS9 RX_CLK주파수 46.3.2.1 156.25 MHz ±0.01% when

received data rate is within

tol-erance

XGE:M Yes [ ]

N/A [ ]

FS10 수신신호의 소실 46.3.2.1 기본클럭으로부터 RX_CLK 을

제공해야 함

PHY:M Yes [ ]

N/A [ ]

FS11

클럭소스의 변경

46.3.2.1 클럭소스변경시

RX_CLK주기가 변화되지

않아야 함.

PHY:M Yes [ ]

N/A [ ]

FS12 RXC assertion과 deassertion

46.3.2.2 데이터에 대하여 0,

제어문자에 대하여 1

PHY:M Yes [ ]

N/A [ ]

FS13 RXC클럭 46.3.2.2 RX_CLK에 동기되어야 함. XGE:M Yes [ ]

N/A [ ]

FS14 RXD 디코딩 46.3.2.3 <표 46–4>에 따름 RS:M Yes [ ]

N/A [ ]

FS15 RXD 클럭 46.3.2.3 RX_CLK에 동기되어야 함. XGE:M Yes [ ]

N/A [ ]

FS16

수싣된 오류제어문자

46.3.3.1 RS가 MAC에서의

FrameCheck-Error를

야기하도록 함

RS:M Yes [ ]

N/A [ ]

FS17 DATA_VALID assertion 46.3.3.3 Start제어문자가 레인0에

없다면, RS 는

DATA_VALID=0.

RS:M Yes [ ]

N/A [ ]

46.5.3.5 링크장애 시그널링 상태 머신


３３

46.5.3.6 전기적 특성


３４

부기 44A (참고용)

데이터흐름도

이 부기에는 MAC에서 MDI로의 송신방향에 대한 데이터흐름과 MDI에서 MAC으로의

수신방향에 대한 데이터흐름도를 다루고 있다. 이 흐름도는 참고용이며, 해당 절에서 상세한

정보를 얻어야 한다.

44A.1 10GBASE-R비트순서

<그림44A-1>과 <그림44A-2>는 각각 직렬 LAN 송신 및 수신 데이터경로에서의 비트순서를


10GBASE-R의 그림은 46절 (XGMII와 RS), 47절 (XGXS와 XAUI), 49절 (64B/66B PCS), 51절

(serial PMA)를 참조하여 도시된 것이다.

44A.2 10GBASE-W직렬비트 순서

<그림44A-3>과 <그림44A-4>는 각각 직렬 WAN 송신 및 수신 데이터경로에서의 비트순서를


10GBASE-W의 그림은 46절 (XGMII와 RS), 47절 (XGXS와 XAUI), 49절 (64B/66B PCS), 50

절(WIS), 51절 (serial PMA)를 참조하여 도시된 것이다.

44A.3 10GBASE-LX4 비트순서

<그림44A-5>과 <그림44A-6>은 각각 LAN WDM송신 및 수신 데이터경로에서의 비트순서를


10GBASE-LX4의 그림은 46절 (XGMII and RS), 48절 (8B/10B PCS 및 PMA)를 참조하여

도시된 것이다.


３５

<그림44A-1> 10GBASE-R 송신데이터 경로 비트 순서


３６

<그림44A-2> 10GBASE-R 수신데이터 경로 비트 순서


３７

<그림44A-3> 10GBASE-W 직렬 송신데이터 경로 비트 순서


３８

<그림44A-4> 10GBASE-W 직렬 수신데이터 경로 비트 순서


３９

<그림44A-5> 10GBASE-LX4 송신데이터 경로 비트 순서

<그림44A-6> 10GBASE-LX4 수신데이터 경로 비트 순서


４０

44A.4 루프백 위치

<그림 44A-7>은 여러가지의 루프백신호에 의한 신호감지와 로컬장애생성에 대한 영향을

도시한 것이다. 46절에 XGMII를 경유한 로컬장애에 대한 처리과정이 기술되어 있다. 만약

WIS가 없다면, PMA_SIGNAL.indicate프리미티브는 10GBASE-X와 10GBASE-R장치의 경우와

마찬가지로 직접 PMA부계층에서 PCS에게 전달된다.

이 그림은 루프백이 가능한 이 부계층의 회로에서 실행되도록 하는 권고한에 따라 구현될

경우의 루프백기능의 구현예를 도시한 것이다. 만약 루프백이 이 부계층에 있는 회로의

상위부에서 구현될 경우, 루프백점 밑에서 생성된 모든 유효데이터신호는 이 부계층 밑에서

생성된 모든 유효데이터처럼 루프백기간동안 모두 무시된다. 예로, 만약 WIS내부의 루프백이

프레이머 위에서 실행될 경우, 이 프레이머로부터의 유효데이터신호는 루프백에 의해

ORing되어야 한다.

<그림44A-7> 부계층간 신호 검출 처리


４１


제 45절 MDIO 전기적 접속부

45A.1 MDIO 구동부

<그림 45A-1>과 같은 오픈드레인 구동방식을 사용하여 MDIO용 전기적 구동부를 구현할 수

있는데, 이때 MDIO신호는 저항에 의하여 1.2V까지 풀업된다.

<그림 45A-1>MDIO 접속용 오픈드레인 구동방식의 사용

45A.2 45절용 단일 전기적 인터페이스

45절의 MDIO 전기적 접속부는 22절의 MII Management 전기적인터페이스와 아주 많이

다르므로, 45절의 MMD를 22절의 MII 관리접속부에 직접 연결할 수는 없다. 그렇지만, 22절의

레지스터들을 내장한 45절의 MMD들은 45절의 전기적 접속부에 의해 이 22절의 레지스터들을

액세스할 수는 있다. 따라서, 45절 장치는 22절에 규정된 전기적 인터페이스를 제공할 필요가

없다. 이것은 <그림 45A-2>에 도시되어 있다.


４２

<그림 45A-2> 45절 MDIO 접속부를 경유한 22절 레지스터의 제공

45A.3 45절 전기적 접속부와 22절 전기적 접속부 연결

만약 22절의 PHY가 45절의 MDIO 접속부에 접속되어야 한다면, 이 사실을 감지하여, 전압을

변환할 수 있는 장치가 필요하다. 이러한 구성은 <그림45A-3>에 도시되어 있다. 이러한

변환장치는 45절의 MDIO 접속부와 22절의 MII Management 접속부 둘 모두에 대하여, 해당

절에 규정된 전압이나 타이밍을 사용하여 정확하게 구동되어야 한다. 이렇게 접속부들을

정확하게 구동하려면, 이 변환장치는 22절의 관리접속부상에서 22절의 PHY들에 대한

주소정보를 정확하게 알아야 한다. 22절의 MII관리접속부에 접속된 모든 PHY가 MIDO를 구동할

때, 이 변환장치는 22절의 관리접속부에서 PHY에 의해 구동되고 있는 것과 동일한 논리상태로

45절의 MDIO접속부를 구동해야 한다. 반대로, STA가 45절 MDIO접속부를 구동할 때 마다,

변환장치는 45절의 MDIO접속부에서 구동되고 있는 것과 동일한 논리상태로 22절의

관리접속부를 구동해야 한다. 또한, 이 변환장치는 45절의 MDC를 22절의 관리접속부에

제공해야 한다. 물론, 비록 ST=00프레임코드를 사용한 45절의 MDIO프레임도 역시 22절의

MII관리접속부상에서 구동되기는 하겠지만, 22절의 PHY들은 이러한 프레임들을 무시한다.


４３

<그림 45A-3> 45절과 22절간 전압변환기의 구성

45A.4 22절 전기적 접속부와 45절 전기적 접속부 연결

만약, 45절의 MMD가 22절의 MII management 접속부에 접속될 경우, 이 사실을 감지하여,

전압을 변환할 수 있는 장치가 필요하다. 이러한 구성은 <그림45A-4>에 도시되어 있다.

이러한 변환장치는 22절의 MII Management 접속부와 45절의 MDIO 접속부 둘 모두에 대하여

해당 절에 규정된 전압이나 타이밍을 사용하여 정확하게 구동되어야 한다. 이렇게 접속부들을

정확하게 구동하려면, 45절의 MDIO관리접속부에 연결된 MMD내에 있는 22절 PHY들에 대한

주소들을 정확하게 알아야 한다. 내장된 22절의 PHY 뿐만 아니라, 45절의 MDIO접속부에

연결된 45절의 MMD들이 MDIO를 구동할 때, 이 변환장치는 45절의 MDIO접속부상에서

구동되고 있는 것과 동일한 논리상태로 22절의 MII관리접속부를 구동해야 한다. 반대로, STA가

22절의 MII관리접속부를 구동할 때 마다, 변환장치는 22절의 MII관리접속부에서 구동되고 있는

것과 동일한 논리상태로 45절의 MDIO접속부를 구동해야 한다. 또한, 이 변환장치는 22절의

MII관리접속부의 MDC를 45절의 MDIO접속부에 제공해야 한다. 그리고, 22절의 MII관리접속부는

45절에 규정된 MDIO프레임구조를 생성할 수 있어야 한다. 비록, ST=00프레임코드를 사용한

45절의 MDIO프레임도 역시 22절의 MII관리접속부상에서 구동되기는 하지만, 22절의 PHY들은

이러한 프레임들을 무시한다.


４４

<그림 45A-3> 22절과 45절간 전압변환기의 구성


４５

부기 48A (기본사항)

지터 시험 패턴

이 부기에서는 48절에 기술된 10GBASE-X PHY가 부착된 53절의 PMD나 47절의

XAUI접속부에 대하여 시스템환경에서의 적합성이나 진단목적으로 시험할 수 있는 시험 패턴을

정의한다. 이 패턴들은 비트, 코드그룹 또는 프레임 레벨로 구현될 수 있으며, 송신부

시험용으로 사용된다. 수신부는 이러한 진단용 시퀀스들을 처리할 수 있는 기능이 요구되지는

않지만, 만약 수신부가 이러한 하나 이상의 패턴에 대하여 시험할 수 있고 비트오류 (예.,

8B/10B 디코드 오류)를 사용자에게 보고할 수 있다면 시스템 디버깅이 용이할 것 이다.

48A.1 고주파 시험 패턴

이 시험 패턴은 10-12의 BER에서의 랜덤지터 (RJ)와 천이시간의 비대칭성을 시험하기 위하여

사용된다. 이 패턴은 지터호환성 시험용은 아니다. 이 고주파 시험패턴은 1 비트타임동안의

1(또는 light ON), 다음의 1 비트타임동안의 0(또는 light off)을 반복하는 열로 구성된다. 이

패턴 은 시험중 각 레인별로 반복전송된다.

예를 들어, 1010101010101010101010101010101010101010...의 형식을 가진다.

이 패턴은 D21.5 코드그룹을 각 레인별로 전송할 때 생성된다. 디스패리티 규칙은 준수된다.

48A.2 저주파 시험 패턴

이 시험 패턴은 저주파 RJ와 PLL추적 오류를 시험하기 위하여 사용된다. 이 패턴은 지터호환성

시험용은 아니다. 이 저주파 시험패턴은 5비트타임동안의 1(또는 light ON), 다음의

5비트타임동안의 0(또는 light off)을 반복하는 열로 구성된다. 예를 들어,

1111100000111110000011111000001111100000... 의 형식을 가진다.

이 패턴은 K28.7 코드그룹을 각 레인별로 전송할 때 생성된다. 디스패리티 규칙은 준수된다.

48A.3 혼합주파수 시험 패턴

이 시험 패턴은 고주파 ISI에 의한 RJ와 deterministic 지터 (DJ)를 시험하기 위하여 사용된다.

이 패턴은 지터호환성 시험용은 아니다.

이 혼합주파수 시험 패턴은 11111-0-1-0-11-00000-1-0-1-00열로 구성된다. 예를 들어,

1111101011000001010011111010110000010100...이다.

이 패턴은 K28.5 코드그룹을 각 레인별로 전송할 때 생성된다. 디스패리티 규칙은 준수된다.


４６

48A.4 Continuous Random Test Pattern (CRPAT)

이 시험 패턴은 부품이나 시스템 레벨에서의 지터를 측정할 때 사용될 수 있는 넓은 스펙트랄

컨텐트와 최소의 첨두치를 제공하기 위하여 사용된다. 이 패턴도 지터호환성 시험용은 아니다.

이 패턴의 기본은 NCITS TR-25:1999, “Methodology of Jitter Specification”이다. 본

부기에서는 이 RPAT시험패턴을 IEEE802.3프레임에 맞도록 수정된 유사한 패턴을 사용한다.

이 연속랜덤시험패턴은 최소 IPG로 이격된 연속된 동일 패킷열로 구성된다. 각 패킷은 48절에

기술된 패킷구분자내에 평법하게 수납된다. 각 패킷의 내용은 8B/10B코딩이전에 XGMII에서

관측되는 다음과 같은 바이트열로 구성된다.

이 연속랜덤시험패턴내의 각 패킷은 8바이트의 PREAMBLE/SFD에 이어, 1488바이트의

데이터(12바이트의 RPAT시퀀스가 124개 있음)와 4바이트의 CRC, 그리고, 12바이트의 IDLE로

구성된 최소 IPG로 구성된다. 형식은 다음과 같다.

START/PREAMBLE/SFD:

FB 55 55 55 55 55 55 D5

MODIFIED RPAT SEQUENCE (연속적으로 다음과 같은 시퀀스를 31번 반복한다.):

BE : 4 바이트;

D7 : 4 바이트;

23 : 4 바이트;

47 : 4 바이트;

6B : 4 바이트;

8F : 4 바이트;

B3 : 4 바이트;

14 : 4 바이트;

5E : 4 바이트;

FB : 4 바이트;

35 : 4 바이트;

59 : 4 바이트.

CRC

F8 79 05 59

IPG

FD 07 07 07 07 07 07 07 07 07 07 07

END

48A.5 Continuous jitter test pattern (CJPAT)

이 연속지터시험패턴은 수신부의 CDR이 일시적인 큰 위상변화을 감내할 수 있는지 를 시험할

때 사용된다. 이 패턴도 지터호환성 시험용은 아니다.


４７

이 패턴은 낮은 천이도를 가지는 패턴과 높은 천이도를 가지는 패턴을 반복하고, 반복되는

코드그룹기간은 수신부의 클럭복원부의 시간상수보다 길게 함으로써, 이 클럭의 위상이 이러한

패턴의 지터를 수용할 수 있는지 시험할 수 있도록, 데이터 샘플링회로에 대하여 큰 시스템

위상변화를 부가한다. 이렇게 함으로써, 수신되는 아이의 타이밍 마진에 부담을 주도록 한다.

다음과 같은 패턴이 이러한 수신지터적합성시험을 위해 사용된다.

이 패턴의 기본은 NCITS TR-25:1999 이다. 본 부기에서는 이 JTPAT 시험패턴을

IEEE802.3 프레임에 맞도록 수정된 유사한 패턴을 사용한다.

이 연속지터시험패턴은 최소 IPG로 이격된 연속된 동일 패킷열로 구성된다. 각 패킷은 48절에

기술된 패킷구분자내에 평법하게 수납된다. 각 패킷의 내용은 8B/10B코딩이전에 XGMII에서

관측되는 다음과 같은 바이트열로 구성된다.

이 연속랜덤시험패턴내의 각 패킷은 8바이트의 PREAMBLE/SFD에 이어, 1504바이트의

데이터와 4바이트의 CRC, 그리고, 12바이트의 IDLE로 구성된 최소 IPG로 구성된다. 형식은

다음과 같다.

START/PREAMBLE/SFD:

FB 55 55 55 55 55 55 D5

수정된 JTPAT시퀀스

0B : 1 바이트 (레인 0);

7E : 3 바이트 (레인 1, 2, 3);

7E : 524 바이트. 저 천이율의 패턴;

F4 : 4 바이트.위상 점프;

EB : 4 바이트.위상 점프;






AB : 4 바이트.위상 점프;

B5 : 160 바이트. 높은 천이율의 패턴;









４８


7E : 528 바이트. 낮은 천이율의 패턴;








AB : 4 바이트.위상 점프;

B5 : 160 바이트. 높은 천이율의 패턴;








F4 : 4 바이트.위상 점프.

CRC

BD 9F 1E AB

IPG

FD 07 07 07 07 07 07 07 07 07 07 07

END

48A.5.1 Continuous jitter test pattern (CJPAT)의 10 비트 값

다음 표는 CJPAT의 10비트인코딩을 도시한 것으로서, 이러한 인코딩은 Start컬럼 이전에 각

레인이 음의 디스패리티를 가질 때 수행된다. CJPAT가 전송될 때의 실제 10비트의 인코딩값은

패킷의 시작부에서 각 레인의 디스패리티값에 따라 16개 중 1개이다. 이 CJPAT 는 Start컬럼

이전에 해당 레인이 그랬듯이 Terminate컬럼 이후 각 레인상의 디스패리티는 동일하도록

설계되어 있다. CJPAT가 연속적으로 전송될 때, 16개의 가능한 인코딩값 중에서 2개가

선택되는데, Idle은 모든 레인상의 디스패리티값을 동일하게 하거나 현재의 값을 반전시키기

때문이다.


４９

<표 48A–1> Start/Preamble/SFD/First 8 Data Octets

Lane0 abcdei fghj Lane1 abcdei

fghj Lane2 abcdei fghj Lane3 abcdei fghj

FB 1101101000 55 1010100101 55 1010100101 55 1010100101

55 1010100101 55 1010100101 55 1010100101 D5 1010100110

0B 1101001011 7E 0111100011 7E 0111100011 7E 0111100011

7E 1000011100 7E 1000011100 7E 1000011100 7E 1000011100

<표 48A–2> Low density transition pattern (repeat 65 times)



7E 0111100011 7E 0111100011 7E 0111100011 7E 0111100011

7E 1000011100 7E 1000011100 7E 1000011100 7E 1000011100

<표 48A–3> Phase Jump

Lane0 abcdei fghj Lane1 abcdei fghj Lane2 abcdei fghj Lane3 abcdei fghj

F4 0010110111 F4 0010110111 F4 0010110111 F4 0010110111

EB 1101001000 EB 1101001000 EB 1101001000 EB 1101001000

F4 0010110111 F4 0010110111 F4 0010110111 F4 0010110111

EB 1101001000 EB 1101001000 EB 1101001000 EB 1101001000

F4 0010110111 F4 0010110111 F4 0010110111 F4 0010110111

EB 1101001000 EB 1101001000 EB 1101001000 EB 1101001000

F4 0010110111 F4 0010110111 F4 0010110111 F4 0010110111

AB 1101001010 AB 1101001010 AB 1101001010 AB 1101001010

<표 48A–4> High density transition pattern (repeat 20 times)



B5 1010101010 B5 1010101010 B5 1010101010 B5 1010101010

B5 1010101010 B5 1010101010 B5 1010101010 B5 1010101010


５０

<표 48A–5> Phase jump (repeat 4 times)


EB 1101001000 EB 1101001000 EB 1101001000 EB 1101001000

F4 0010110111 F4 0010110111 F4 0010110111 F4 0010110111

<표 48A–6> Low density transition pattern (repeat 66 times)



7E 1000011100 7E 1000011100 7E 1000011100 7E 1000011100

7E 0111100011 7E 0111100011 7E 0111100011 7E 0111100011

<표 48A–7> Phase Jump


F4 0010110001 F4 0010110001 F4 0010110001 F4 0010110001

EB 1101001110 EB 1101001110 EB 1101001110 EB 1101001110

F4 0010110001 F4 0010110001 F4 0010110001 F4 0010110001

EB 1101001110 EB 1101001110 EB 1101001110 EB 1101001110

F4 0010110001 F4 0010110001 F4 0010110001 F4 0010110001

EB 1101001110 EB 1101001110 EB 1101001110 EB 1101001110

F4 0010110001 F4 0010110001 F4 0010110001 F4 0010110001

AB 1101001010 AB 1101001010 AB 1101001010 AB 1101001010

<표 48A–8> High density transition pattern (repeat 20 times)



B5 1010101010 B5 1010101010 B5 1010101010 B5 1010101010

B5 1010101010 B5 1010101010 B5 1010101010 B5 1010101010


５１

<표 48A–9> Phase jump (repeat 4 times)


EB 1101001110 EB 1101001110 EB 1101001110 EB 1101001110

F4 0010110001 F4 0010110001 F4 0010110001 F4 0010110001

<표48A-10> CRC/Terminate/IPG



BD 1011101010 9F 1010110010 1E 0111100100 AB 1101001010

FD 0100010111 07 0011111010 07 0011111010 07 0011111010

07 1100001100 07 1100001100 07 1100001100 07 1100001100

07 0011110100 07 0011110100 07 0011110100 07 0011110100


５２

부기 48B (참고사항)

시험방법

본 부기에서는 47절의 XGXS와 XAUI, 53절의 10GBASE-LX4 PMD의 지터규격에 대한 정의 및

측정시 요구사항을 규정한다. 이러한 측정방법과 규격은 지터 및 완더 적합성 시험용이지만, 꼭

이 방법을 사용하지 않아도 된다.

동작중인 모든 레인에서의 지터규격이 필요하지만, 본 부기에 기술된 방법들은 단일 레인

시험용으로 기술되어 있다. 각 레인은 이 방법에 의해 개별적으로 시험되어도 되고, 동시에

시험되어도 된다.

48B.1 BER과 지터모델

데이터아이 안에서 측정되는 BER값은 신호의 질을 표시하는 기본적인 값일 뿐만 아니라

지터특성을 도출한다. 지터와 아이오프닝, 오류율간의 관계에 대한 분석은 수학적인 모델링에

의해 도출될 수 있다.

48B.1.1 Dual dirac의 수학적 모델

<그림 48B-1>은 오실로스코프에서 관측 가능한 일반적인 아이다이어그램을 도시한 것이다. 이

아이는 이상적인 트리거소스를 사용한다고 가정하여 정확하게 도시된 것이다. 지터는 데이터가

로직상태를 천이할 때 문턱치에서의 크로싱점의 변화로 인지된다. 천이영역의 히스토그램은 이

문턱치레벨로부터 얻어진다. 이로부터, 이 히스토그램의 폭은 표준편차 등에 의해 측정될 수

있다. 이 히스토그램은 지터의 확률 도함수(PDF)를 표시하고, 천이시의 위치를 확률적으로

설명한다.

이 PDF들은 로직상태의 이상적인 천이시간에 이들의 평균값에 맞춰진다. 간단하게 설명하기

위하여, 정확한 아이중심이 0.5 시간단위 (UI)에 맞추어져 있다. 두 PDF의 평균값은 0과 +1

UI이다.

이상적으로, <그림 48B-2>와 같이, 천이히스토그램의 끝부분이 작을 때 아이의 중심을

샘플링한다. 지터에 의해 오류를 야기하는 천이확율을 계산하기 위하여, 샘플점의 오류발생면의

PDF끝자락에 있는 면적이 반드시 계산되어야 한다. 즉, 이것은 CDF이다. 왼쪽 PDF의 경우,

샘플링점에서 +oo까지 겹쳐져있고, 오른쪽 PDF의 왼쪽 끝부분은 –oo에서 샘플링점까지 겹쳐져

있다. 전체 천이오류의 확률은 이 2개의 CDF에 대한 합이다. 단, 인접 비트의 끝자락들은

오류확율계산에 포함되지 않는다고 가정한다.

BER를 계산하려면 천이를 야기하는 오류에 대한 확률은 천이발생율과 곱해져야 한다. 정상적인

경우, 이 후자는 평균천이 도로 간주된다. 이 모델은 천이 도가 50%인 일반적인 데이터열을

가정한 것이다.


５３

<그림 48B-1> Eye Diagram sketch

<그림 48B-2> Eye sampling and probability of error

이러한 개념을 보여주기 위하여, 일반지터 PDF, JT(τ, W, σ)를 정의한다. 이것은 0점에 중심이

있고, τ 는시간이며　W 는 deterministic 지터의 peak-peak값이고, σ는 랜덤지터의 rms값이다.

왼쪽 PDF 히스토그램 (0을 중심으로 한)은 다음과 같은 비트오류를 야기한다.


５４

(48B-1)

여기서, τsample는 샘필링시점이고, Γtransistion은 천이 도이다. 또한, 오른쪽 PDF

히스토그램 (1Ui에 중심이 있도록 옆으로 려있는) 는 다음과 같은 비트오류를 야기한다.

(48B-2)

이러한 두 함수의 합은 다음과 같은 지터에 의한 총 (BER)을 생성한다.

(48B-3)

BERT스캔시, BER이 샘플점에서 측정될 경우, τsample는 2개의 아이크로싱점을 지나간다.

샘플점 함수에 따른 오류확율은 BER bathtub커브라고 부른다.

48B.1.2 랜덤지터

랜덤 또는 가우시안지터(RJ)는 다음과 같은 PDF를 정의할 때 표준편차만 필요하다.

(48B-4)

이 가우시안 PDF함수의 CDF는 complementary error함수 (erfc)이다.


５５

48B.1.3 Deterministic지터의 추가

전체 지터는 랜덤 및 deterministic성분으로 구성되어 있다. DJ성분은 RJ와 마찬가지로 PDF로

정의되며, 이들의 총 지터 PDF는 DJ와 RJ PDF의 컨벌루션이다.

간단한 peak-to-peak값만 가지고는 DJ측정시 불충분하다. 이 peak-to-peak 값뿐만 아니라

도함수의 모양도 고려하는 전반적인 가중치함수가 필요하다. 이것을 “effective DJ”라고 한다.

이 effective DJ는 dual Dirac함수에 기반하는데, DJ PDF는 델타함수쌍으로만 구성되어 있다.

그러나, 낮은 BER의 예측시 다른 PDF도 가능하지만, 이러한 간단한 함수로도 충분하다. 47절

및 53절에 있는 DJ와 관련된 모든 사항은 이 effective DJ과 관련된다.

effective DJ의 예는 duty cycle distortion (DCD)으로서, 이것은 RJ와 convolved되어 2개의

가우시안 함수(각각 2개의 델타함수 각각의 중심에 위치하는)를 생성한다.

DJ의 크기는 peak-to-peak 진폭 W로 표기된다. 따라서, 각 델타함수는 DJ의 첨두치의

평균값인 W/2에서 이격되어 있다. 따라서, 0에 중심이 있는 deterministic지터의 PDF는 다음과

같다.

(48B-5)

랜덤지터와 컨벌류션될 경우, 0점에 중심이 있는 PDF는 다음과 같다.

(48B-6)


５６

48B.1.4 Deterministic지터에 대한 지터고역통과필터링과 CJPAT의 영향

CDR은 저주파 지터를 따라가며 이 영향은 클럭발진기, (lower cost designs tend to exhibit

low-frequency RJ), 직렬화기(SERDES, same advantage)에 대한 설계 및 전원장치, 배치,

바이패스 등을 용이하게 한다. 모든 지터규격은 CDR트래킥을 에뮬레이션하기 위하여

고역통과필터의 영향(저주파지터의 영향을 감소시키기 위한)을 포함한다.

또한, 주파수특성에 의한 긴 복합패턴은 짧은 패턴에서는 관측되지 않은 현상, 즉, 데이터

데이터종속지터(data dependent jitter -DDJ)가 이 CDR의 코너주파수 밑 또는 위의 극단적인

주파수성분을 가질 수 있다. 이러한 영향은 송신부와 수신부 모두에서 자주 관측된다.

지터시험패턴은 부기48A에 규정되어 있다.

48B.2 지터허용치 시험 방법

링크 무결성을 결정하는 중요한 측정은 수신부(즉, CDR)가 얼마만큼의 지터가 있는

입력으로부터 오류없는 데이티를 복원하는 특성이 있는지에 대한 특성이다.

이것은 CDR의 출력부에서 BER를 측정하면서 잘 조절된 지터가 있는 신호를 CDR에

공급함으로써 가능하다. 소스신호가 진폭이나 스펙트랄 내용면에서 변경함으로써 BER의 변화를

측정할 수 있다. 본 규격에서는 이러한 수신부의 지터 허용치를 시험하는시험방법을 기술하였다.

48B.2.1 BERT 스캔 방법을 사용한 신호원의 미세조정

48B에 기술된 지터모델은 허용치측정을 위해 신호원을 미세조정하고, 또한 낮은 BER을 추정할

때 사용된다. 이 방법에서, dual dirac모델을 BERT스캔에 의해 얻어진 bathtub 커브로

커브피팅함으로써 지터내용을 제공한다.

허용치 시험시 활용할 수 있는 것으로서, <그림 48B-3>에 신호에 지터의 양을 조절하면서

생성하는 방법의 예를 도시하였다.

지터의 3가지 소스는 Deterministic (DDJ과 sinusoidal (SJ)), 가우시안(RJ)지터이다. 각각은

BERT패턴생성기에 의해 생성된 직렬신호에 부가된다. 사인파 생성기는 클럭을 변조하여

패턴생성기에 공급함으로써, 10Hz~20MHz의 사인파지터변조신호를 제공한다. 필터나 케이블은

deterministic 지터를 추가 생성한다. 500 MH이상의 대역을 가지는 백색잡음원도

랜덤지터생성시 신호에 추가된다.


５７

<그림 48B-3> BERT Jitter Tolerance Source

진폭미세조정은 스코프상에서 필요없다. 왜냐하면, pk-pk RJ영향은 낮은 확률을 가지기

때문이다. 보다 진폭미세조정에 대한 가독성을 높일려면 RJ부분을 일시적으로 동등한 양의 pk-

pk SJ로 대치함으로써, TJ를 동일하게 규정된 출력 지터레벨으로 만들어 원하는 진폭값이

얻어지도록 한다.

만약 시험대상 시스템의 클럭 데이터복원부가 사인파 생성기의 최대 주파수 보다 높은 코너

주파수를 가진다면, 인가되는 deterministic 지터를 고주파에 의한 삼각파 지터양까지

증가시킨다.

지터허용치시험설비를 미세조정할 때, 시간/지터영역에서의 고대역통과필터의 영향이

고려되어야 하며, 해당 규격마다 이것이 포함되어야 한다. 48B1.4마다, 고역통과필터링은

패턴종속지터에 대한 심각한 영향을 초래한다. (즉, CJPAT와 같은 패턴에 의해 측정되는

DJ값을 증가시킨다) 또한, 이것은 특정 코너주파수이하에서 지터를 추적할 수 없게 만든다.

조정이 완료되면, 미세조정은 48B.3에 기술된 방법을 사용하여 검증되어야 하며, 원하는 규격이

만족될 때 까지 반복해야 한다.

XAUI는 차동 입력부를 가지고, 시험신호의 미세조정은 이 차동신호로 수행되어야 한다. 만야

시험장치가 single-ended 기능만 제공한다면, 차동신호를 single-ended 신호로 변환하는

balun으로 미세조정하고 시험할 때 주의를 기우려야 한다. Single-ended 신호는 비동기 특성을

가지고 있기 때문에 직접 사용되지 않도록 해야 한다.


５８

48B.3 지터 출력 시험방법

지터출력 측정방법으로 본 규격에서는 다음과 같은 3가지가 제시되어 있다.

a) 오실로스코프를 사용하여 데이터아이를 묘사하는 시간영역 측정방법

b) 데이터아이내의 데이터 샘플링점을 이동하면서 BERT스캔하는 시간영역 측정방법

c) 송신부파형의 문턱치교차점간의 정확한 시간차 측정에 기반한 시간차 분석방법

48B.3.1 시간영역 측정방법 – 스코프와 BERT 스캔방법

만약 아이가 아이매스크보다 크다면 ok로 간주한다. 이것이 항상 TRUE일 필요는 없다.

랜덤지터의 확률적인 특성 때문에, 10-12 BER을 달성할 수 있는 고신뢰수준에 도달할 충분한

시간동안 시험하거나 통계적근사화방법을 사용한다.

48B.3.1.1 지터의 고역통과필터링 (Golden PLL사용방법)

48B.1.4에 언급된 사항 때문에, 부품레벨이나 시스템레벨에서 시험시, 시험클럭은 반드시

golden PLL과 같은 것을 사용하여 지터의 고역통과필터함수를 가진 데이터로부터 추출되어야

한다.

주어진 일반적인 시험설비에 대하여, 직렬비트패턴이 BERT와 golden PLL의 입력부에 전송된다.

이 golden PLL은 기준클럭을 추출하여 샘플링스코프를 트리거하거나 BERT에 클럭을 제공한다.

48B.3.1.2 시간영역 스코프 측정

시간영역 측정은 지터출력데이터아이를 관측하기 위하여 고속의 샘플링스코프를 사용한다.

대부분의 고속 샘플링스코프는 출력지터상에 데이터를 수집하고 데이터를 생성하기도 한다.

어떤 오실로스코프는 측정된 데이터를 “아이매스크.”에 비교하는 기능도 가지고 있다.

아이매스크는 아이오프닝의 허용값에 대한 규정이다. 아이매스크의 장점은 진폭 뿐만 아니라

타이밍 적합성도 측정할 수 있다는 점이다. 일반적인 물리매체전송부의 펄스모양특성은 모든

적합성 시험점에서 송신부의 아이다이어그램 형태로 규정된다. 이러한 특성은 라이즈시간,

폴링시간, 펄스오버슈트, 펄스언더슈트, 라이징 등 과도한 수신부의 열화를 방지하는 특성을

포함한다. 송신신호에 대한 평가를 위하여, 아이오프닝 뿐만 아니라 오버슈트/언더슈트제한값도

반드시 고려되어야 한다. 송신부의 매스크(아이매스크) 를 규정하는 파라미터는 해당

물리계층규격의 절에 있다. 송신신호가 로우에서 하이레벨로 천이될 때의 규정된 시간동안

아이매스크는 허용되는 지터값으로 규정되어야 한다.

단, 아이매스크를 총지터값을 검증하기 위해 사용하지 않아야 한다. 일반적으로,

아이매스크시험은 짧은 시험시 사용되므로, 랜덤 지터의 peak-to-peak값 전체를 수집하기

위한 충분한 시간동안에도 아이다이어그램은 수집되지 않는다. Deterministic 지터가 시험장비에

의해 수집될 수 있는 충분하도록 충분한 기간동안에 아이패턴을 수집해야 한다. 10-12 BER의

peak-to-peak 랜덤 지터값은 sigma의 14배이므로, 낮은 샘플링율 때문에 랜덤 지터의 peak-

to-peak값 전체를 수집하는 것은 불가능하다.


５９

48B.3.1.3 BERT 스캔

48B.1에 기술된 지터모델에서 알 수 있듯이, BERT스캔방법은 고유의 높은 샘플링율에 의해

장시간의 시험시간없이도 랜덤 및 deterministic 지터 성분을 시험할 수 있고, 또한 낮은 BER

(10-12)을 추정할 수 있는 방법을 제공한다.

48B.3.1.3.1 BERT스캔용 추정 커브피팅방법

48B.3.1.3에는 BERT스캔을 사용하여 아이오프닝과 지터를 측정할 수 있는 방법을 기술하고

있다. 높은 정확도를 위하여, bathtub 커브를 사용하여 낮은 BER에서 많은 점을 측정하고, 이를

least-squares 방법으로 커브피팅하여 동등한 DJ, RJ,TJ 값들을 추정한다. 하지만, 다음 절차에

의해, 오직 2개의 측정점만 사용하여 간단하면서도 고속으로 이러한 값들을 추정할 수도 있다.

a) 2개의 상이한 BER0 @ ⎮0와 BER1@ ⎮1 (예, 10—9 ,10.-5)에서의 아이오프닝을 측정한다.

b) 각 BERn 에 대하여, 관련된 Qn 을 inverse normal CDF로부터 구하고, 천이 도에 따라

조정한다. 예를 들어, Q = 3.94 for BER = 10-5 과 Q = 5.77 for BER = 10-9, 여기서,

천이 도는 0.5로 가정되었다.

c) 개별적인 지터 성분을 랜덤 지터와 Deterministic 지터에 대한 공식을 사용하여 구한 후,

다음과 같은 3가지의 공식에 따라 총 지터값을 BER = 10-12에 대하여 구한다.

랜덤 지터-

(48B-7)

일정 지터-

(48B-8)

총 지터-

(48B-9)

측정된 BER의 최소값은 시험시간에 의해 제한된다.( 믿을만한 통계적 신뢰성을 얻으려면


６０

절대최소값은 10개의 오류이다. ). 최대값은 가정된 커브피트형태로부터 실제결과값의 가능한

departure값으로 제한된다. (BER = 10-5는 최대값으로 사용되어야 한다).

48B.3.2 Time Interval Analysis(TIA)

이 시간간격분석법은 많은 수의 정확하고, single-shot, edge-to-edge 시간측정을 사용한다.

이러한 측정값의 통계적인 특성을 활용하여 지터를 계산한다. 실제 랜덤지터 (RJ)와 실제

deterministic 지터 (DJ)는 이 방법을 사용하여 반복되는 패턴과 랜덤 데이터열에서 측정된다.

실제 RJ와 DJ 측정값으로부터, 오류확율 도함수, 또는 bathtub 커브가 생성될 수 있다.

bathtub 커브를 사용하면, effective DJ와 effective RJ가 계산될 수 있다. 이 시험을 위해,

다음과 같은 두 가지의 측정방법이 있다.

a) TIA with Golden PLL

b) TIA armed on Pattern trigger

각 방법은 기본적인 TIA 방법을 사용하지만, 데이터 수집시 다른 방법이 사용된다. 첫번째

방법의 경우, TIA는 48B3.1.1에 규정된 Golden PLL를 사용하고, 시간측정은 복원된

기준클럭에서 데이터천이까지 측정된다. 수신부에 의해 추적되는 저주파성분은 기준클럭에

따르므로, TIA에 전달되기 전에 지터데이터로부터 제거된다. 두번째 방법은 Golden PLL이 없을

때나 해당 데이터에 대한 지터값을 필요로 할 때 데이터를 획득하기 위해 사용된다. 이 방법은

이 패턴의 특정위치에서의 지터측정에 동기시키는 패턴트리거가 필요하다. TIA는 특정

비트열이나 패턴길이에 기반된 데이터로부터 패턴트리거를 추출한다.

48B.3.2.1 TIA with Golden PLL

이 방법에서는 TIA트리거용으로 데이터열로부터 추출되는 기준클럭을 제공하기 위하여 Golden

PLL이 사용된다. 이 방법은 수신부에서 하는 방법과 유사하게, 측정된 데이터로부터

저주파성분을 효율적으로 제거한다. 이 방법에서 사용되는 설정은 <그림 48B-4>에 있다.(한

채널에 대해서만 도시되어 있다.). 이 그림에서의 Golden PLL은 차동 입력을 가지고 있다.

물론; 다른 방법도 가능하지만 데이터 신호의 평형성은 방해되지 않아야 하고, 위상도

클럭복원시 포함되어야 한다. Golden PLL은 각 데이터신호용으로 사용되어, 각 데이터 신호에

대한 적절한 CDR모델링이 가능하도록 한다. 각 Golden PLL은 이 PLL의 입력단에 인가되는

데이터 신호상에 발생하는 저주파 지터성분을 추적할 수 있도록 한다. 한 데이터신호로부터

추출되는 클럭을 다른 신호용으로 사용할 수 있다고 가정하면 안된다. 왜냐하면,

저주파지터성분은 서로 다를 수 있기 때문이다. 어떤 TIA모델은 이 알고리듬을 측정장치의

내부에 구현되어 있고, 어떤 TIA 모델은 Golden PLL이나 고역통과필터알고리듬을 가지고 있다.


６１

<그림 48B-4> TIA with Golden PLL configured for jitter measurement

48B.3.2.1.1시험방법

TIA는 데이터 천이부터 Golden PLL로 추출한 기준클럭사이의 시간을 측정할 수 있다. 이것은

기준클럭 (비트 클럭 트리거드 BERT 측정의 경우와 같이)에 대하여 데이터 천이시의 지터를

기술하는 데이터 히스토그램에 대한 클럭를 생성한다. RJ는 가우시안커브를 히스토그램의 끝

부분에 피팅시킴으로써 추정될 수 있다. 이 절차용으로 특수하게 이러한 알고리듬을 내장하여

자동으로 RJ, DJ, TJ를 추정하는 내장하고 있는 샘플링 TIA 장비도 있다. <그림 48B-5>는

통신신호에 대한 일반적인 클럭 대 데이터 히스토그램을 도시한 것이다. 강조된 커브는 피팅된

가우시안커브이고, 라이징엣지는 폴링엣지와 구분하여 처리되도록 하여 정확하게 지터요인을

그룹핑하도록 한다. 이것은 데이터 신호의 크로스점은 측정된 전압위치에 있지 않은 특별한

경우이다. <그림 48B-5>에서, 라이징엣지 히스토그램은 폴링엣지 히스토그램의 오른쪽으로

이동되어 있는데, 이것은 크로싱점이 낮은 시험전압 밑에 있음을 표시한다.

대부분의 히스토그램의 바깥쪽은 RJ와 DJ계산시 사용된다. 각 side는 개별적으로 처리된다.

또한, DJ, RJ, TJ등의 지터값은 <그림 48B-5>에 도시된 바와 같이 10-12BER에 대한 그림으로

표시될 수 있다. 유효지터값은 bathtub 커브로부터 48B3.1.3.1에 기술된 BERT 스캔방법과

같은 동일한 계산법을 이용하여 계산될 수 있다. 측정정도를 계량화하기 위하여,

가우시안피팅시의 정확도를 실제 히스토그램과 비교하는 goodness of calculation을 사용하면

된다. 확률신뢰레벨(10-4정도)에서의 사용가능한 goodness-of-fit값 (x)은 0.8 < x < 1.2이어야

한다. 이 방법을 사용한 측정된 DJ과 TJ값은 규정된 최대 지터값과 비교될 수 있다.


６２

<그림 48B-5> Typical clock to data histogram with fitted Gaussian curves

48B.3.2.2 패턴 트리거에 의한 TIA

이 방법의 실험설비는 <그림 48B-6>에 있다. (단, 한 채널만 도시되어 있다.). 패턴 트리거는

내부적으로 생성되어 TIA에 공급되며, 이때 TIA는 반복패턴의 패턴길이나 데이터열내에 있는

구분되는 비트시퀀스의 종류에 따른다. 패턴트리거에 의해 측정되지는 않는다. 모든 측정은

데이터 신호내에서 수행되도록 하여 비트 클럭에 부가되는 모든 오류를 소거한다. Golden

PLL의 고역통과필터특성은 DSP 알고리듬을 사용하여 추가의 외부 하드웨어가 필요없도록 한다.

이러한 알고리듬을 내장한 TIA장비도 있다.


６３

<그림 48B-6> TIA with pattern trigger configured for jitter measurement

48B.3.2.2.1시험방법

모든 타임측정은 데이터 패턴내의 동일한 기준엣지에서 수행된다. 이 엣지는 패턴트리거에 의해

구분된다. 수천번의 측정은 기준엣지에서 데이터패턴내의 각 천이시 수행된다. 각 천이의

히스토그램은 이 데이터로부터 수집된다. 이러한 히스토그램으로부터의 변위정보에 대한

오토코릴레이션 알고리듬의 FFT를 사용하여 SJ를 얻는다. 48B3.2.1.2에 기술된 tail

fit알고리듬을 사용하면 이러한 히스토그램 각각과 FFT그림으로부터 얻어지는 결로부터 RJ를

측정할 수 있다. 고역통과필터에 의해 제한된 RJ는 autocorrelation의 FFT로부터 계산된다.

데이터종속지터는 측정된 비트기간의 몇 배에 대한 각 히스토그램의 평균값의 이격에 기반한 각

천이 히스토그램에 의해 측정된다. TJ는 RJ PDF, DDJ PDF, SJ PDF의 컨벌루션에 의해

생성되는 bathtub 커브로부터 계산된다. 이 방법은 직접 DJ PDF를 측정할 수 있으므로, DJ

PDF가 dual Dirac함수라고 가정할 필요가 없다. 유효 DJ과 유효 RJ값은 BERT스캔방법에서

사용한 동일한 공식을 사용하여 bathtub 커브로부터 계산된다. 따라서, correlation을 보증한다.

이러한 알고리듬을 장착한 TIA장비가 있는데, 이것을 사용하면 측정 방법이 간단해 진다.

48B.3.2.3 TIA bathtub 커브용 근사 커브피팅방법

TIA는 실제 DJ와 이것의 확율 도함수 (PDF)를 측정할 수 있으므로, 아 TIA는 총지터 (TJ)를

오류확율 도함수 형태의 BER에 대한 함수나 bathtub 커브로 정확하게 표시할 수 있다.

오류PDF로부터, 유효 DJ값은 48B3.1.3.1에 기술된 동일한 커브피팅방법에 의해 추정될 수

있다.


６４


Severely Errored Second(SES)계산에 대한 문턱치

본 부기에는 여러가지의 오류율에 대한 Section, Line, 및 Path의 Severely Errored

Second (SES) 이벤트를 생성하는데 필요한 문턱치값에 대한 표를 기술하였다.

SES이벤트는 해당 Bit Interleaved Parity (BIP) 검사기능에 의해 감지된 비트오류의 수가

1초동안 누적될 경우 미리 설정된 문턱치를 초과할 때 이다. 이 SES이벤트를 보고하는

것은 매체상의 실제 비트오류율이 스테이션관리부에 통지되어야 할 점까지

초과하였음을 의미한다. 이러한 문턱값은 30절의 레이어관리기능에 규정된 x 로

표기된다. 또한, 본 부기에서는 “Path Block Error”와 “Far End Path Block Error”라고

하는 용어에 대해서도 정의한다.

이러한 표에 있는 값들은 ANSI T1.231-1997의 부기 C에 있는 알고리듬에 의거

만들어진 것이다.

50A.1 Section SES 문턱치

이 Section SES 문턱치는 30.8.1.1.3의 x 이다. <표 50A-1>은 여러가지의 제한된

비트오류율에서 Section SES이벤트를 보고하기 위한 Section SES문턱치값을 정의한

것이다. 10-6 BER은 30.8.1.1.3에 규정된 기본 Section SES 문턱값인 8554에 해당된다.

<표 50A-1> Section SES

BER 문턱치, x

10-6 8554

10-7 980

10-8 99

10-9 10

10-10 1

50A.2 Line SES 문턱치

이 Line SES 문턱치는 30.8.1.1.11의 x 이다. <표 50A-2>은 여러가지의 제한된

비트오류율에서 Line SES이벤트를 보고하기 위한 Line SES문턱치값을 정의한 것이다.

10-6 BER은 30.8.1.1.11에 규정된 기본 Line SES 문턱값인 9835에 해당된다.


６５

<표 50A-2> Line SES

BER 문턱치, x

10-6 9835

10-7 984

10-8 98

10-9 10

10-10 1

50A.3 Path SES 문턱치

이 Path SES 문턱치는 30.8.1.1.19의 x 이다. <표 50A-3>은 여러가지의 제한된

비트오류율에서 Path SES이벤트를 보고하기 위한 Path SES문턱치값을 정의한 것이다.

30.8.1.1.19에 규정된 기본 Path SES 문턱값 2400은 수신된 모든 SPE 중 30%가 Path

BIP검사에 의해 패리티오류가 감지되는 경우에 해당된다.

<표 50A-3> Path SES

SPE당 패리티오류율 문턱치, x

30% 2400

25% 2000

20% 1600

15% 1200

10% 88

50A.4 Path 블럭오류의 정의

수신된 SPE에 대하여 계산된 하나 이상의 8비트의 BIP-8패리티비트와 Path

Overhead의 B3바이트에 비교되었을 때 오류가 발견된 경우, Path Block Error (ANSI

T1.231-1997의 8.1.1.1.2항 참조)로 선언된다. B3바이트에 의해 감지되는 실제

패리티오류의 개수와 상관없이, 최대 1개의 Path Block Error가 WIS frame (즉, 초당

최대 8000번)마다 선언될 수 있다.

50A.5 Far End Path블럭오류의 정의

이전에 송신된 SPE에 대하여 하나 이상의 BIP-8패리티비트오류를 원단 WIS가

발견하였음을 통지하는 WIS프레임(G1바이트의 REI-P영역으로 알림)을 수신한 경우, Far

End Path Block Error로 선언된다.

G1바이트의 REI-P영역에 보고되는 실제 패리티오류의 개수와 상관없이, 최대 1개의

Far End Path Block Error가 WIS frame (즉, 초당 최대 8000번)마다 선언될 수 있다.


６６


６７

표준작성 공헌자

표준 번호 : TTAS.

이 표준의 제․개정 및 발간을 위해 아래와 같이 여러분들이 공헌하였습니다.

구분 성명 위원회 및 직위 연락처 소속사

과제 제안

표준 초안 제출

표준 초안 검토

및 작성

표준안 심의

사무국 담당


10Gbps 이더넷 물리계층 표준:

Clause 46. 정합부계층과 10 기가비트 매체독립 접속부 (10Gbps Ethernet Physical Layer Specifications:

Clause 46. Reconciliation Sublayer and 10 Gigabit Media Independent Interface)

발행인 : 김홍구

발행처 : 한국정보통신기술협회

463-824, 경기도 성남시 분당구 서현동 267-2

Tel : 031-724-0114, Fax : 031-724-0119

발행일 : 2006.xx

10ge-phy-clause 46 pg201 - tta · 10gbps 이더넷 물리계층 표준은 매니지먼트 데이터...

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